JPH01296294A - 表示装置の制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表示装置を有するコンピュータシステムに係
り、特に表示画面に出力すべきデータのフレームメモリ
への描画速度の高速化に関する。

〔従来の技術〕

従来の表示装置の制御回路においては、フレームメモリ
に格納すべき表示データの描画制御及び表示データを表
示装置に出力するための読出制御は１表示装置固有の表
示タイミングに基づき実行する方法が採られてきた。

第２図は従来の表示装置の制御回路の例であるが、ＣＰ
ＵＩが描画すべき表示データは、描画データ制御回路８
′に与えられる。このデータは描画タイミング制御回路
７′に与えられた、描画位置一方向・モードによって決
定される方式及びタイミングにより生成されるアドレス
及び読出・書込制御信号によりポイントされるフレーム
メモリ３のロケーションに格納される。

描画タイミング制御回路７′の各種制御信号は、表示装
置２が有する固有のタイミングに従い、表示タイミング
制御回路５′により制御される表示タイミングを基に生
成される。

フレームメモリ３に格納された表示データを読出し表示
装置に出力する場合のタイミング制御も、表示タイミン
グ制御回路で制御される表示タイミングをもとに、表示
データ制御回路６′により生成される。

第３図は、従来の表示装置の制御回路を構成するにあた
り、制御すべきタイミングをどのように決定したかを示
す、タイミング制御の例を示すタイムチャートである。

同図に示すように、ＣＰＵＩからの表示データをフレー
ムメモリ３に書込むタイミングは、ＤＲＡＷＩＮＧの期
間に制御され、フレームメモリ３に格納された表示デー
タを表示装置２に出力するタイミングはＤＩＳＰＬＡＹ
期間に制御されるが、いずれも１表示装置３の固有のタ
イミングである表示期間、帰線期間と表示ドツト数から
決定されるタイミングである。

市販のＣＲＴコントローラの制御はこのような表示装置
固有のタイミングをベースとしてフレームメモリの制御
タイミングを決定する構成となっている。

〔発明が解決しようとする課題〕

このような従来例による構成においては、表示切だめの
ＤＩＳＰＬＡＹ期間と描画のためのＤＲＡＷＩＮＧの期
間が、表示装置の有するタイミングで決まってしまうた
め、高速にアクセス可能なメモリ素子に対しても、低速
なメモリ素子に対しても、同一のアクセスタイミングと
なり、１画面走査期間内の描画実行回数が表示タイミン
グにより決められることになり、描画速度を向上させる
ことは望めなり）。

塗りつぶしや画面コピーといった処理では、ドツト描画
により、フレームメモリデータを書き換えるため、扱う
データ量が膨大な量となるため、描画速度の向上が必須
の課題である。

本発明の目的は、メモリ素子の性能を最大限に引き出し
、描画処理速度を向上させることにより、各種グラフィ
ック描画時の表示用データの描画速度を高速化すること
にある。

〔課題を解決するための手段〕

上記目的は１表示装置固有のタイミングとは非同期に独
立して動く描画タイミング制御回路、描画タイミング制
御回路で生成される描画制御信号により制御される描画
データ制御回路及び表示データ制御回路、表示装置固有
のタイミングに基づいて動作する表示タイミング制御回
路、並びに表示データ制御回路の制御によりフレームメ
モリから読出された表示用データを一時格納し、表示タ
イミング制御回路により生成された制御信号により、表
示装置に必要なタイミングで、−時格納した表示用デー
タを出力するデータバッファを設けることにより達成さ
れる。

第１図は本発明の基本構成であり、ＣＰ　Ｕ　Ｌと表示
装置２との間で、描画表示の制御を実行する制御回路は
、フレームメモリ３、データバッファ４、表示タイミン
グ制御回路５、表示データ制御回路６．描画タイミング
制御回路７、描画データ制御回路８、表示データ変換回
路９、フレームメモリ制御選択回路１０とから成る。

〔作用〕

表示データ制御回路６、描画タイミング制御回路７、描
画データ制御回路８は、同一のタイミングで動作し、こ
のタイミングは、フレームメモリ３を構成するメモリ素
子の最小のサイクルタイムを１周期として生成される。

このタイミングは表示タイミングとは非同期であり、表
示タイミング１周期に対し、複数の描画表示制御のため
のフレームメモリアクセスサイクルを制御できる構成で
ある。

表示装置２への表示用データの出力は、１水平走査期間
に表示すべきデータすべてが表示データ変換回路９にて
ビデオ信号に変換されれば良いので、データバッファ４
には、この単位で表示用データが格納されていれば良い
。

表示データ制御回路６は、■水平走査期間に必要なデー
タを、データバッファ４からのデータ要求信号に従い、
フレームメモリからデータを読出し、データバッファに
一時格納するよう動作する。

データバッファ４に一時格納されたデータは、表示タイ
ミング制御回路５の生成するタイミングに従って、１水
平期間に順次表示用データを表示データ変換回路９に出
力する。

表示データの読出タイミングは、表示タイミング１周期
中に複数個実行可能な構成であるので、データバッファ
からのデータ要求に応答する構成であれば、フレームメ
モリからの表示用データ読出しが、表示タイミングに遅
れることはなく、同時に表示タイミング１周期間に残り
の時間で複数個の描画制御を実行可能である。

〔実施例〕

第４図は本発明の表示装置の制御回路の一実施例である
。本実施例には、データバッファ４にＦＩＦＯバッファ
４１を用いており、その他の構成は店本構成と同一であ
る。

フレームメモリ３からのデータ読出は、ＦＩＦＯバッフ
ァ４１が入力レディである状態を示すＩＲ倍信号発生に
より起動される。ＩＲ倍信号表示データ制御回路６に接
続されており、このＩＲ倍信号入力により、描画動作か
ら表示用データ読出動作に切換ねる。表示タイミング制
御回路６では、表示用データ読出動作に切換ねると、表
示用のアドレス（ＤＩＳＰ　ＡＤＤＲ）、フレームメモ
リ制御選択回路１０の切換信号ＳＥＬ、及びフレームメ
モリからの表示用データ（ＤＩＳＰ　ＤＡＴＡ）が確定
するタイミングにＦＩＦＯバッファ４１への六カイネー
ブル信号（ＤＩＥ）を出力する。これらの信号により、
Ｆ　Ｉ　Ｆ　Ｏバッファ４１に表示用データが入力され
る。表示用データが入力されると同時にＦＩＦ○バッフ
ァ４１はＩＲ倍信号オフする。

１データ入力後、ＦＩＦＯバッファ４１が入力レディと
なる状態ではＩＲ倍信号再び出方される。

以降本動作の繰返しにより順次表示用データがＦＩＦＯ
バッファ４１に入力される。

ＦＩＦＯバッファ４１に入力された表示用データは順次
次段に送られる。表示用データが出方段に到達すると、
ＦＩＦ○バッファ４１は出力レディ状態となり、ＯＲ信
号を出力する。このＯＲ信号を表示タイミング制御回路
５により生成されるデータロード制御信号（ＢＬＤ）と
のＡＮＤにより、表示データ変換回路９へのデータロー
ド信号（ＬＤ）が生成され、ドツトデータを制御するク
ロック信号（ＣＬＫ）の変化点でＦＩＦ○バッファの出
力段にある表示用データが表示データ変換回路９にロー
１−される。同時にこれらの制御信号にデータ出力イネ
ーブル信号（ＤＯＥ）が生成され、出力段からデータを
取り出した信号としてＦＩＦＯバッファ４１に入力され
る。

前述の各種信号は第５図に示すようなタイミングで動作
する。第５図は本実施例を構成するための各種信号の動
作タイミングであるが、フレームメモリの読出動作は表
示タイミング制御回路５の制御を受けず、独立に動作し
、描画動作も読出動作と同等のタイミングで動作する。

第５図の例は表示タイミング１周期（ＤＩＳＩ’ＬＡＹ
　ＣＹＣＬＥ）　ニ合わせて４回の読出・描画動作が入
る例であるが、これは、フレームメモリを構成するメモ
リ素子の最小のサイクルタイムによりその周期が決まる
。

以上のように本実施例によれば、表示タイミング１周期
間に１回の読出動作と複数の描画動作を行なわせること
ができ、描画動作を複数回実行することにより、その高
速化を可能とすることができる。

また、実施例特有の効果として、ＦＩＦＯをバッファと
して使用することにより、データ読出と表示のタイミン
グを同期化させるためのＩＲ。

ＯＲ信号とＩＲ，ＯＲ制御信号を特別なハードウェアを
最小限にとどめて、素子の機能を利用することにより実
現できる効果が派生する。

〔発明の効果〕

以上述べてきたように、本発明における表示装置の制御
回路を用いることにより、表示と描画を互いに独立に動
作させることができ、描画動作及び表示用データの読出
動作はフレームメモリを構成するメモリ素子の最小のサ
イクルタイムで動作させ、表示動作は、表示装置固有の
タイミングで動作させることで、複数個の描画動作と定
められた表示動作を実行できるので、表示装置の制御に
おいて、描画動作を高速化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の基本構成を示す図、第２図は従来の表
示装置の制御回路図、第３図は従来例の制御タイミング
を示す図、第４図は本発明の一実施例を示す図、第５図
は実施例の制御タイミング例を示す図である。 １・・・ＣＰＵ、２・・・表示ｆ［，３・・・フレーム
メモリ、４・・データバッファ、５・・・表示タイミン
グ制御回路、６・・・表示データ制御回路、７・・・描
画タイミング制御回路、８・・・描画データ制御回路、
９・・・表示データ変換回路、１０・・・フレームメモ
リ制御選択回路、４１・・・ＦＩＦＯバッファ。

Claims (1)

【特許請求の範囲】
1. １、ＣＰＵの制御に基づき、表示装置に出力すべきデー
   タを格納し、表示装置固有のタイミングに従い、該デー
   タを表示装置に出力する表示装置の制御回路において、
   表示装置に出力すべきデータを格納するフレームメモリ
   、ＣＰＵの制御に従い、格納すべきデータの演算処理を
   行う描画データ制御回路、データをフレームメモリに格
   納するタイミングを制御する描画タイミング制御回路、
   表示装置に出力すべきデータをフレームメモリから読出
   す表示データ制御回路、表示装置固有のタイミングによ
   り表示データの出力タイミングを制御する表示タイミン
   グ制御回路、表示データの制御と表示装置への出力タイ
   ミングの違いを吸収するため、フレームメモリから読出
   された表示データを一時格納するデータバッファとから
   成り、描画タイミング制御回路、表示データ制御回路の
   動作と表示タイミング制御回路の動作は互いに独立であ
   り、前記データバッファは、表示装置固有のタイミング
   でデータを連続して出力されても、データが途切れるこ
   とのない充分な容量を有し、また、表示データ制御回路
   に対するデータ要求信号線により、表示用データのデー
   タバッファへの出力を制限することにより、表示用デー
   タの読出しと表示装置への表示用データの出力を同期化
   せしめ、ＣＰＵの制御により実行するフレームメモリへ
   の表示用データの格納を、フレームメモリを構成するメ
   モリ素子の性能を最高速度で実行することにより、表示
   用データの描画制御を高速化したことを特徴とする表示
   装置の制御回路。