JP2861053B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は工業用画像処理装置に関し、特にロボットビ
ジョンに用いられる、高速処理可能な画像処理装置に関
する。

〔従来の技術〕

ロボットビジョンから得られる視覚情報に基づいて、
ロボットの移動軌跡をオンラインで制御する制御システ
ムにおいては、無駄な処理待ち時間がない高速処理可能
の画像処理装置を用いて、できるだけ新しい視覚情報を
ビジュアルフィードバックする必要がある。

第４図はカメラからの映像信号を一画面分記憶する１
つの画像メモリ（以下、メモリと記す）に書込んで画像
処理を行う画像処理装置の動作の一例を示すタイミング
チャートである。この例は１画面の処理時間が、１画面
の入力時間の２倍強の場合である。図中、「処理Ｗ」お
よび「処理Ｐ」は、それぞれメモリへの書込みおよびメ
モリに書込まれた画像データの画像処理を表わす。

CPUは、第ｋフィールドの画面の書込みを時刻t₁に終
了すると、処理Ｐを開始する。メモリに格納されていた
第ｋフィールドの画像データの画像処理が終了すると
（時刻t₃）、CPUはメモリを書込みイネーブルする。し
かし、時刻t₃においては既に第ｋ＋３フィールドの画面
が途中まで伝送されているので、メモリには、時刻t₅に
第ｋ＋４フィールドが書込まれる。書込みが終了すると
CPUは処理Ｐを開始する（時刻t₆）。したがって、処理
待ち時間はt₆-t₃になる。この画像処理装置において
は、画像処理を終えてから画像データをメモリに取込む
ので、画像を取込む間、CPUは画像処理を待たなければ
ならず、しかも、画像を取込む時間は画像処理時間に対
して大きな割合を占めているので処理待ち時間が長くな
るのを避けられない。そのため、処理結果が悪く、処理
された画像をビジュアルフィードバックに使用してもよ
い結果は得られない。

この問題を克服するために、一画面分を記憶する２つ
のメモリを備えた画像処理装置がある。

第５図はこの種の画像処理装置の概念図である。この
画像処理装置においては、CPUが一方のメモリ31に書込
まれている画像データを読出して処理している間に（以
下、書込まれている画像データを画像処理するために選
択された画像メモリを処理対象メモリと記す）、他方の
メモリ32に、後に入力した画面を書込んでおき（以下、
画像データの書込みのために選択されたメモリを書込み
対象メモリと記す）、処理対象メモリと書込み対象メモ
リを交替させて画像入力のために生ずる処理待ち時間を
小さくしている。

第６図は、第５図の画像処理装置の動作を示すタイミ
ングチャートである。図中、「処理W1」および「処理W
2」はそれぞれメモリ1,2（いずれも図示せず）への書込
みを表わし、「処理P1」および「処理P2」はそれぞれメ
モリ1,2に書込まれている画面の画像処理を表わす。

CPUは、先ずメモリ１への第ｋフィールドの画面の書
込みを終了すると処理P1を開始する（時刻t₁）。このと
きの処理画面は第ｋフィールドである。また、このとき
メモリ２が書込みイネーブルにされる。時刻t₂に第ｋ＋
１フィールドが伝送されると処理W2が開始される。一
方、第ｋフィールドを処理画面とする処理P1が終了する
時刻t₃迄には、メモリ32には、第ｋ＋１フィールドが書
込まれ、さらに第ｋ＋２フィールドが入力される。しか
しメモリ32は一画面分しか記憶しないので、新たに入力
された第ｋ＋２フィールドは既に書込まれた第ｋ＋１フ
ィールドに重ね書きされる。そして時刻t₃には第ｋ＋３
フィールドの画面の入力が既に開始されている。その結
果、時刻t₃においては、メモリ32には新しく書込まれた
第ｋ＋３フィールドの一部が書込まれている領域と、そ
の領域以外の、第ｋ＋２フィールドが書込まれている領
域とが存在することになる。このような画面は、このま
までは必要な画像データを抽出し難いので、処理W2の期
間は、第ｋ＋３フィールドの書込みが終了するまで（時
刻t₄）延長される。したがって時刻t₄には、メモリ32に
第ｋ＋３フィールドのみが格納されている。CPUは第ｋ
＋３フィールドを処理画面として処理P2を開始すると共
にメモリ31を書込みイネーブルにする。その結果、処理
待ち時間はt₄-t₃、すなわち、処理W2が延長された期間
になる。

〔発明が解決しようとする課題〕

上記の、２個のメモリを備えた画像処理装置は、１個
のメモリを備えた画像処理装置のように、画像データの
入力期間、画像処理を待たなければならないという欠点
はないけれど、メモリに１画面しか格納されないので、
完全な１画面が書込まれるまで書込み期間を延長しなけ
ればならなず、その場合には、その延長した期間に等し
い処理待ち時間が生ずるという問題点がある。

さらに、もし、第６図の処理P1が終了した時刻t₃に既
にメモリ32に書込まれた第ｋ＋３フィールドの部分中
に、必要な画像データが含まれていることが明らかな場
合には、書込み期間を延長する必要は全くなく、その延
長は無意味な処理であるという問題点がある。

本発明の目的は処理待ち時間が実質的に０で、かつ、
１回の処理時間が１画面の入力時間より長い場合には処
理対象面として必ず完全な１画面を得ることができ、し
たがって高速処理が可能で処理結果の応答性のよい画像
処理装置を提供することにある。

〔課題を解決するための手段〕

本発明の画像処理装置は、 カメラからの映像信号を画像メモリに格納して画像処
理を行う画像処理装置であって、 ピクセルクロックを計数し、垂直走査期間の２倍を周
期とし、垂直同期信号に同期する繰り返しでアドレスを
生成するアドレスカウンタと、 それぞれ少なくとも２画面分の記憶容量をもち、アド
レスカウンタの出力が指定するアドレスに画像データが
書き込まれる第1,第２の画像メモリと、 ライトストローブ信号を受信すると、その受信時にお
ける前記アドレスカウンタの内容をラッチするレジスタ
と、 第１の読出し・書込み制御信号を受信すると、第１の
画像メモリを読出しイネーブルにして第２の画像メモリ
を画像データの書込みのために選択し、第２の読出し・
書込み制御信号を受信すると、第２の画像メモリを読出
しイネーブルにして第１の画像メモリを画像データの書
込みのために選択し、さらに、第１の読出し・書込み制
御信号を受信している期間中、第２の画像書込みイネー
ブル信号を受信すると、第２の画像メモリへ画像データ
を書込む第２の書込み処理を行い、また、第２の読出し
・書込み制御信号を受信している期間中、第１の画像書
込みイネーブル信号を受信すると、第１の画像メモリへ
画像データを書込む第１の書込み処理を行う読出し・書
込み制御回路と、 画像データを読出して画像処理をするために、第１ま
たは第２の画像メモリを、それぞれ第1,第２の処理対象
メモリとして選択するメモリセレクト信号を出力し、さ
らに、前記レジスタにラッチされているアドレスを読出
し、該アドレスを参照して、前記選択した第１または第
２の処理対象メモリの所望のメモリ領域のアドレスを指
定し、画像データを読出して所定の処理を行うことを含
む、それぞれ第１または第２の画像処理を実行する画像
処理部と、 前記メモリセレクト信号が第１の画像メモリを処理対
象メモリとして選択しているときには第１の読出し・書
込み制御信号を出力し、前記メモリセレクト信号が第２
の画像メモリを処理対象メモリとして選択しているとき
には第２の読出し・書込み信号を出力し、前記処理対象
メモリが第１の画像メモリから第２の画像メモリに切替
わった後、最初に入力される垂直同期信号に同期して第
１の画像書込みイネーブル信号を出力し、前記処理対象
メモリが第２の画像メモリから第１の画像メモリに切替
わった後、最初に入力した垂直同期信号に同期して第２
の画像書込みイネーブル信号を出力し、前記メモリセレ
クト信号による処理対象メモリの選択が切替わったと
き、ライトストローブ信号を出力する制御回路を有す
る。

〔作用〕

画像処理部が第１の画像メモリを処理対象メモリとし
て選択すると、制御回路は第１の読出し・書込み制御信
号を出力し、その結果、読出し・書込み制御回路は第１
の画像メモリを読出しイネーブルにする。次に画像処理
部は、所望のアドレスを指定し、第１の画像メモリの画
像データを読出して画像処理をする。第１の読出し・書
込み制御信号が出力されている期間中には、読出し・書
込み制御回路は第２の画像メモリを画像データの書込み
のために選択している。その結果、読出し・書込み制御
回路は、第２の画像書込みイネーブル信号を受信する
と、第２の画像メモリ上の、アドレスカウンタが指定す
るアドレスに第２の書込み処理を行う。したがって第１
の画像メモリに書込まれた画像データ（以下、第１の画
像データと記す）の画像処理、すなわち第１の画像処理
（以下、処理P1と記す）と、第２の画像メモリへの画像
データの書込み、すなわち第２の書込み処理（以下、処
理W2と記す）とは並行して実行される。

画像処理部が処理P1を終了して、第２の画像メモリを
処理対象メモリとして選択し、制御回路が第２の読出し
・書込み制御信号を出力すると、読出し・書込み制御回
路は第１の画像メモリを読出しディスエーブルにすると
同時に第２の画像メモリを読出しイネーブルにする。画
像処理部は、第２の画像メモリ上の所望のアドレスを指
定して画像データを読出し、第２の画像処理を開始す
る。したがって、第１の画像データの画像処理（処理P
1）と、第２の画像メモリに格納された画像データ（以
下、第２の画像データと記す）の画像処理、すなわち第
２の画像処理（以下、処理P2と記す）の間の処理待ち時
間は０である。

読出し・書込み制御回路は、第２の読出し・書込み制
御信号を受信している期間には第１の画像メモリを画像
データの書込みのために選択しているので、この期間
中、第１の画像書込みイネーブル信号を受信すると、ア
ドレスカウンタによって指定された、第１の画像メモリ
上のアドレスに、画像データの書込み、すなわち第１の
書込み処理（以下、処理W1と記す）を行う。その結果、
この場合においても、処理P2と処理W1が並行して実行さ
れる。

次に読出し・書込み制御回路は第１の読出し・書込み
制御信号を受信すると、第２の画像メモリを読出しディ
スエーブルにすると同時に第１の画像メモリを読出しイ
ネーブルにする。したがって前記と同様に、画像処理部
による処理はP2からP1に切替わり、処理待ち時間は０に
なる。

処理対象メモリが画像メモリ１から画像メモリ２に切
替わると、それまで処理P1と並行して実行されてきた処
理W2は中止され、それと同時にレジスタは、ライトスト
ロープ信号を受信して、その時、アドレスカウンタから
出力されているアドレスをラッチする。画像処理部は、
レジスタがラッチしているアドレスを参照して、ビジュ
アルフィードバックに必要、かつ最新の画像データ（所
望の画像データ）が書込まれているメモリ領域のアドレ
スを第２の画像メモリに指定し、その画像データを読出
して画像処理をする。処理対象メモリが画像メモリ２か
ら画像メモリ１に切替わった場合の処理も同様である。

次に、１画面の入力時間に比べて画像処理時間が長い
場合には、１つの画像処理の期間、例えば処理P1の１期
間中、第２の画像メモリには２以上の画面が入力する。
例えば第k,k＋１画面と第ｋ＋２画面が1/3だけ入力す
る。アドレスカウンタは各画像メモリについて、２画面
のアドレスを周期的に与えるので、この場合には第２の
画像メモリに先ず第k,k＋１画面が順次に書込まれ、次
の第ｋ＋２画面の1/3は第ｋ画面に重ね書きされる。し
たがって、処理W2によって、第２の画像メモリには第ｋ
＋２画面の1/3,第ｋ画面の2/3,第ｋ＋１画面がこの順序
に書込まれる。第ｋ＋２画面が1/3だけ書込まれている
ことは、レジスタにラッチされたアドレスによって知る
ことができる。もし、ビジュアルフィードバックに必要
な画像データが画面の最初の1/3以内の位置にある場合
には、この画像データは、第２の画像メモリ中の第ｋ＋
１画面と第ｋ＋２画面（1/3の画面）に含まれている。
このうち、第ｋ＋２画面に含まれている画像データが必
要、かつ最新の画像データ、すなわち所望の画像データ
である。もし、必要な画像データが画面の最後の2/3に
含まれている場合には、必要かつ最新の画像データは第
ｋ＋１画面に含まれている。

このように、アドレスカウンタは２画面分のアドレス
を周期的に生成するので、処理P1,P2の期間が長く、そ
のため処理W2,W1の期間中にどのように多くの画面が画
像メモリ2,1に入力しても、従来の技術のように完全な
１画面を書込むまで画像処理を遅延させなくても、必ず
完全な１画面の画像データを得ることができる。さら
に、ラッチされたアドレスを参照すれば、場合によって
は最後に入力された半端な画面からも必要かつ最新の画
像データを得ることができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の画像処理装置の一実施例のブロック
図である。

本実施例の画像処理装置は、画像メモリ（以下メモリ
と記す）1,2,アドレスカウンタ3,制御回路4,レジスタ5,
画像処理部（CPU,図示せず）,A/D変換器14および読出し
・書込み制御回路によって構成されている。

アドレスカウンタ３はピクセルクロックを計数し、垂
直走査期間の２倍を周期とし、垂直同期信号に同期する
繰り返しで、すなわち、１周期の間に２つの完全な画面
が書込まれるようにアドレスを生成する。メモリ1,2
は、それぞれ少なくとも２画面分の記憶容量をもち、ア
ドレスカウンタ３が指定するアドレスに画像データが書
込まれる。レジスタ５は、ライトストローブ信号を受信
すると、その受信時におけるアドレスカウンタ３の内容
をラッチする。A/D変換器14は入力映像信号をA/D変換
し、画像データとして出力する。

読出し・書込み制御回路は、読出し回路としてCPUが
メモリ１の画像データを読出すためのアドレスバッファ
6,データバッファ10,CPUがメモリ２の画像データを読出
すためのアドレスバッファ8,データバッファ12を含み、
アドレスバッファ6,8のデータ入力はCPUのアドレスバス
に接続され、データバッファ10,12のデータ入力はCPUの
データバスに接続されている。また、アドレスバッファ
６とデータバッファ10のイネーブル入力は読出し・書込
み制御信号21に接続されている。したがって、読出し・
書込み制御信号21がアクティブになると、メモリ１は読
出しイネーブルになり、CPUが指定するアドレスに書込
まれている画像データ（第１の画像データ）がCPUに出
力される。一方、アドレスバッファ８とデータバッファ
12のイネーブル入力は、読出し・書込み制御信号22に接
続され、その結果、読出し・書込み制御信号22がアクテ
ィブになると、メモリ２は読出しイネーブルになり、CP
Uによる読出しが可能になる。

読出し・書込み制御回路は、さらに、書込み回路とし
て、画像データ書込みのためのメモリ選択回路（以下、
メモリ選択回路と記す）と画像書込みイネーブル回路
（以下、書込みイネーブル回路と記す）を備えている。
メモリ選択回路は、メモリ１を選択するためのアドレス
バッファ7,データバッファ11と、メモリ２を選択するた
めのアドレスバッファ９とデータバッファ13で成ってい
る。このうち、アドレスバッファ7,9のデータ入力は、
アドレスカウンタ３の出力に接続され、データバッファ
11,13のデータ入力はA/D変換器14に接続されている。ま
た、アドレスバッファ7,データバッファ11のイネーブル
入力には読出し・書込み制御信号22が接続され、アドレ
スバッファ9,データバッファ13のイネーブル入力には読
出し・書込み制御信号21が接続されている。したがっ
て、読出し・書込み制御信号22がアクティブのときに
は、アドレスカウンタ３で生成されたアドレスおよびA/
D変換器14から出力された画像データが、それぞれアド
レスバッファ7,データバッファ11を経由してメモリ１に
伝送される。読出し・書込み制御信号21がアクティブの
ときにも、同様にアドレスおよび画像データが、それぞ
れアドレスバッファ9,データバッファ13を経由してメモ
リ２に伝送される。

書込みイネーブル回路（図示せず）は、メモリ1,2に
内蔵されているゲート回路である。読出し・書込み制御
信号22がアクティブであって（画像データ書込みのため
にメモリ１が選択されていて）、かつ画像書込みイネー
ブル信号23がアクティブのとき、ゲートが開き、アドレ
スバッファ7,データバッファ11を経由してメモリ１に伝
送されているアドレスおよび画像データがメモリ１に入
力し、画像データの書込みが実行される。同様に、読出
し・書込み制御信号21がアクティブであって、かつ、画
像書込みイネーブル信号24がアクティブのとき、メモリ
２への画像データの書込みが実行される。

以上の読出し・書込み制御回路の制御モードを要約す
ると次のようになる。

（１）読出し・書込み制御信号21がアクティブの時、メ
モリ１が、CPUによる画像データの読出しのために読出
しイネーブルになり、メモリ２が画像データの書込みの
ために選択される。この期間中に画像書込みイネーブル
信号24がアクティブになると、メモリ２に画像データが
書込まれる。

（２）読出し・書込み制御信号22がアクティブの時、メ
モリ２が、CPUによる画像データの読出しのために読出
しイネーブルになり、メモリ１が画像データの書込みの
ために選択される。この期間中に画像書込みイネーブル
信号23がアクティブになると、メモリ１に画像データが
書込まれる。

次に、制御回路４は垂直同期信号VSYNC,ピクセルクロ
ック26,メモリセレクト信号27,画像入力開始トリガ信号
28を入力して読出し・書込み制御信号21,22,画像書込み
イネーブル信号23,24,ライトストローブ信号25を生成
し、ピクセルクロック26に同期して出力する。

メモリセレクト信号27は、CPUが画像処理のために画
像データの読出しをするメモリすなわち処理対象メモリ
を選択する信号で、CPUによって出力される。メモリセ
レクト信号27がメモリ１を選択したときには、制御回路
４は、読出し・書込み制御信号21をアクティブにし、読
出し・書込み制御信号22をインアクティブにする。メモ
リセレクト信号27がメモリ２を選択したときには、制御
回路４は、読出し・書込み制御信号22をアクティブに
し、読出し・書込み制御信号21をインアクティブにす
る。さらに、制御回路４は、読出し・書込み制御信号21
がアクティブである期間において最初に入力した垂直同
期信号VSYNCに同期して、画像書込みイネーブル信号24
をアクティブにする。同様に、制御回路４は、読出し・
書込み制御信号22がアクティブである期間において、最
初に入力した垂直同期信号VSYNCに同期して画像書込み
イネーブル信号23をアクティブにする。本実施例におい
ては、制御回路４は、読出し・書込み制御信号21がアク
ティブからインアクティブに遷移するときに、画像書込
みイネーブル信号24をインアクティブにする。同様に制
御回路４は、読出し・書込み制御信号22がアクティブか
らインアクティブに遷移するときに、画像書込みイネー
ブル信号23をインアクティブにする。

さらに、制御回路４は、読出し・書込み制御信号21お
よび22がそれぞれアクティブからインアクティブに遷移
するときに、ピクセルクロック26に同期してライトスト
ローブ信号25をレジスタ５に出力する。画像入力開始ト
リガ信号28の作用については後述する。

CPUは、メモリセレクト信号27を出力し、さらにレジ
スタ５にラッチされているアドレスを読出し、該アドレ
スを参照して、メモリセレクト信号が処理対象メモリと
して選択した画像メモリの所望のメモリ領域のアドレス
を指定して画像データを読出して所定の画像処理を実行
する。また、画像データ書込みの初期時には、CPUはメ
モリセレクト信号27を出力して処理対象メモリを選択
し、さらに画像入力開始トリガ信号28を出力する。制御
回路４は、画像入力トリガ信号28に応答して、垂直同期
信号に同期して画像データの書込みを開始させる。

次に本実施例の動作を説明する。

第２図は第１図の装置の基本動作を説明するための概
略図、第３図は第１図の装置の動作を示すタイミングチ
ャートである。

第２図は、メモリセレクト信号27が処理対象メモリと
してメモリ１を選択した場合である。この場合には、読
出し・書込み制御信号21がアクティブになり、CPUの画
像データ読出しのために、メモリ１が読出しイネーブル
になり、メモリ２は、画像データの書込みのために選択
されている。メモリセレクト信号27が処理対象メモリと
してメモリ２を選択すると、メモリ２のデータ出力がCP
Uに接続され（読出しイネーブルにされ）、メモリ１の
データ入力がA/D変換器14に接続される（画像データ書
込みのために選択される）。

第３図において、時刻t₁において、CPUが処理対象メ
モリとしてメモリ１を選択すると、読出し・書込み制御
信号21がアクティブになり、メモリ１が読出しイネーブ
ルになって処理P1が開始し、同時にその時まで実行され
ていた処理P2が終了する。時刻t₁の後の時刻t₇において
垂直同期信号VSYNCが入力すると制御回路４は画像書込
みイネーブル信号24をアクティブにし、処理W2が開始さ
れる。CPUは時刻t₃に処理P1を終了すると、メモリセレ
クト信号27を変更して、処理対象メモリとしてメモリ２
を選択し、その結果、処理P2が開始される。したがっ
て、処理P1,P2の間の処理待ち時間は０である。一方、
時刻t₃においては、第ｋ＋３フィールドの画面の一部が
既にメモリ２に書込まれている（第３図の斜線が施され
た部分）。メモリ1,2の画像データが書込まれる領域は
２画面分であり、２画面分の書込みが終ると、アドレス
カウンタの出力は最初にもどるから、第ｋ＋３フィール
ドの半端な画面は、第ｋ＋１フィールドの最初の部分に
重ね書きされる。したがって、時刻t₃においてメモリ２
に書込まれている画面は、第ｋ＋３フィールドの半端な
画面、第ｋ＋１フィールドの残余の部分（第ｋ＋３フィ
ールドの半端な画面によって重ね書きされていない部
分）と第ｋ＋２フィールドの完全な画面である。さら
に、時刻t₃においてアドレスカウンタ３から出力された
アドレス、すなわち、処理W2で書込まれた最後のアドレ
スはレジスタ５にラッチされている。したがって、CPU
はレジスタ５の内容を読出すことによって、メモリ２に
は、どの画面がどの位置まで書込まれているかを判断す
ることができる。このようにして、CPUは、必要で最新
の画像データを読出して画像処理をすることができる。

第３図の実施例は、処理P1,P2の期間が、１つの画面
の入力時間に比べて２倍以上の場合である。しかし、メ
モリ1,2は２画面の書込みが可能であるから、処理P1,P2
の期間が１画面の入力を許容する程度に長ければ、処理
待ちをしなくても、必ず完全な１画面を得ることがで
き、その画面から必要な画像データを任意に得ることが
できる。

本実施例は、本発明の実施に好適な一例である。しか
し、通常、画像処理装置は、本発明の目的のためにのみ
使用されるのではなく、種々の処理を行う。そのような
汎用性に耐えるため、本発明を実施するときには、通常
種々の変更が加えられる。

例えば、第１図の装置において、CPUが加工した画像
データをメモリ１または２に再び書込むためにCPUがラ
イト信号を制御回路４に出力して、加工画像データの書
込みを制御する。また、メモリ１または２からCPUデー
タバス上に読出された画像データがデータバス上に出力
されている他のデータと衝突しないために、データバッ
ファ10,12の出力を制御する必要がある。そのために、C
PUは制御回路４にリード信号を出力して、データバッフ
ァ10,12からの画像データの出力タイミングを制御す
る。また、本実施例においては、画像書込みイネーブル
信号23,24は、制御回路４がメモリセレクト信号27と垂
直同期信号VSYNCに応答して生成しているが、通常は、
メモリセレクト信号27がメモリを選択する毎にアクティ
ブになる画像入力イネーブル信号をCPUが出力し、制御
回路４は、この信号とメモリセレクト信号27と垂直同期
信号VSYNCから画像書込みイネーブル信号を生成する。

このように、種々の変更がありうるけれど、特許請求
の範囲に開示された範囲に含まれる変更は、本発明の範
囲内に含まれる。

〔発明の効果〕

以上説明したように本発明は、次の効果がある。

１）第１の画像処理を実行している期間中にこれと並行
して、第２の書込み処理を開始し、第１の画像処理の終
了と共に第２の書込み処理を中止して、画像処理を第１
の画像処理から第２の画像処理に切替えることにより、
第２の画像処理が開始される時点では、既に、必要な画
像データを第２の画像メモリに書込んでおくことがで
き、同様に、第１の画像処理が開始される時点では、既
に必要な画像データを第１の画像メモリに書込んでおく
ことができるので、第1,第２の画像処理の間の処理待ち
時間を実質的に０にすることができ、 ２）第1,第２の書込み処理を開始するタイミングは垂直
同期信号に同期させ、当該書込み処理の中止時点におい
て入力されたアドレスをラッチすることにより、処理対
象メモリに書込まれている画面内における、必要かつ最
新の画像データの位置を容易に判断することができ、 ３）それぞれの画像メモリは、１周期の間に完全な２画
面を書込むことができるようにアドレス指定されるの
で、第1,第２の書込み処理の期間が１画面の入力時間よ
りも長い場合には、前記書込み処理の中止のタイミング
の如何にかかわらず、第1,第２の画像処理間の処理待ち
時間を必要とせずに、必ず完全な１画面分の画像データ
を得ることができ、 その結果、高速処理が可能で処理結果の応答性のよい
画像処理装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の画像処理装置の一実施例のブロック
図、第２図は第１図の装置の基本動作を説明するための
概念図、第３図は第１図の装置の動作を示すタイミング
チャート、第４図は従来の画像処理装置の動作の一例を
示すタイミングチャート、第５図は２つの画像メモリを
備えた画像処理装置の従来例の概念図、第６図は第５図
の画像処理装置の動作を示すタイミングチャートであ
る。 1,2……メモリ、 ３……アドレスカウンタ、 ４……制御回路、 ５……レジスタ、 6,7,8,9……アドレスバッファ、 10,11,12,13……データバッファ、 14……A/D変換器、 21,22……読出し・書込み制御信号、 23,24……画像書込みイネーブル信号、 25……ライトストローブ信号、 26……ピクセルクロック、 27……メモリセレクト信号、 28……画像入力開始トリガ信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】カメラからの映像信号を画像メモリに格納
   して画像処理を行う画像処理装置において、 ピクセルクロックを計数し、垂直走査期間の２倍を周期
   とし、垂直同期信号に同期する繰り返しでアドレスを生
   成するアドレスカウンタと、 それぞれ少なくとも２画面分の記憶容量をもち、アドレ
   スカウンタの出力が指定するアドレスに画像データが書
   き込まれる第1,第２の画像メモリと、 ライトストローブ信号を受信すると、その受信時におけ
   る前記アドレスカウンタの内容をラッチするレジスタ
   と、 第１の読出し・書込み制御信号を受信すると、第１の画
   像メモリを読出しイネーブルにして第２の画像メモリを
   画像データの書込みのために選択し、第２の読出し・書
   込み制御信号を受信すると、第２の画像メモリを読出し
   イネーブルにして第１の画像メモリを画像データの書込
   みのために選択し、さらに、第１の読出し・書込み制御
   信号を受信している期間中、第２の画像書込みイネーブ
   ル信号を受信すると、第２の画像メモリへ画像データを
   書込む第２の書込み処理を行い、また、第２の読出し・
   書込み制御信号を受信している期間中、第１の画像書込
   みイネーブル信号を受信すると、第１の画像メモリへ画
   像データを書込む第１の書込み処理を行う読出し・書込
   み制御回路と、 画像データを読出して画像処理をするために、第１また
   は第２の画像メモリを、それぞれ第1,第２の処理対象メ
   モリとして選択するメモリセレクト信号を出力し、さら
   に、前記レジスタにラッチされているアドレスを読出し
   該アドレスを参照して、前記選択した第１または第２の
   処理対象メモリの所望のメモリ領域のアドレスを指定
   し、画像データを読出して所定の処理を行うことを含
   む、それぞれ第１または第２の画像処理を実行する画像
   処理部と、 前記メモリセレクト信号が第１の画像メモリを処理対象
   メモリとして選択しているときには第１の読出し・書込
   み制御信号を出力し、前記メモリセレクト信号が第２の
   画像メモリを処理対象メモリとして選択しているときに
   は第２の読出し・書込み信号を出力し、前記処理対象メ
   モリが第１の画像メモリから第２の画像メモリに切替わ
   った後、最初に入力される垂直同期信号に同期して第１
   の画像書込みイネーブル信号を出力し、前記処理対象メ
   モリが第２の画像メモリから第１の画像メモリに切替わ
   った後、最初に入力した垂直同期信号に同期して第２の
   画像書込みイネーブル信号を出力し、前記メモリセレク
   ト信号による処理対象メモリの選択が切替わったとき、
   ライトストローブ信号を出力する制御回路を有すること
   を特徴とする画像処理装置。