JPH0898036A - 画像再生装置 - Google Patents

Abstract

(57)【要約】 【目的】 受信用と表示用に切り換えて使用されるメモ
リ間の転送を高速化する。 【構成】 圧縮画像デコーダ３２は受信回路３０の出力
を逐次デコードし、元の画像信号に伸長復元する。フレ
ーム・メモリ３４，３６はシリアルポートを持つマルチ
ポートＤＲＡＭからなり、一方に受信画像が書き込まれ
ているときには、他方が画像表示用に使用される。部分
伝送の時、先ず、メモリ３４（又は３６）の記憶画像が
シリアル・バスを介してメモリ３６（又は３４）にコピ
ーされる。次に、圧縮画像デコーダ３２により復元され
た部分画像データが、ランダム・アクセス・バスを介し
てメモリ３６（又は３４）の対応記憶位置に重ね書きさ
れる。その後、メモリ３６（又は３４）を表示用に切り
換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像再生装置に関し、
より具体的には、伝送媒体から又は記録媒体からの画像
情報を再生する画像再生装置に関する。

【０００２】

【従来の技術】テレビ会議システム及びテレビ電話等で
使用される従来の画像再生装置の構成を図６に示す。衛
星放送回線や通信回線などからの画像情報は、受信回路
１０により、圧縮されたディジタル信号に変換され、圧
縮画像デコーダ１２により逐次デコードされ元の画像信
号に伸長復元される。デコーダ１２により復元された画
像信号は、２つのフレーム・メモリ１４，１６の内、モ
ニタ表示に使用していない方に書き込まれる。２つのフ
レーム・メモリ１４，１６の一方はモニタ表示（読出し
モード）用に使用され、他方は受信画像信号の書込み用
に使用される。モニタ表示用メモリと受信画像書込み用
メモリとは交互に切り換えわるようになっている。例え
ばフレーム・メモリ１４への受信画像信号の書き込みが
終了すると、フレーム・メモリ１４がモニタ表示用にな
り、フレーム・メモリ１６には次の受信画像信号が書き
込まれる。

【０００３】表示用のフレーム・メモリからモニタ装置
で表示するためにレート、即ちビデオ・レートで読み出
されたデータは、Ｄ／Ａ変換器１８によりアナログ信号
に変換され、同期信号を付加されてモニタ装置２０に供
給される。これにより、受信画像が表示される。なお、
２２は表示用のフレーム・メモリの読出しアドレス及び
読出しタイミング信号を発生する読出しアドレス及びタ
イミング発生回路である。

【０００４】このように、２つのフレーム・メモリを表
示用と書込み用に切換えて使用するのは、以下の理由に
よる。即ち、第１に、表示用のメモリに、デコードした
受信画像を逐次書き込むと、表示系の読出しタイミング
と競合し、タイミング制御が極めて困難になる。第２に
フレーム・メモリとしてマルチポートＤＲＡＭを使用す
れば、書き込みタイミングと読出しタイミングの競合を
避けることができるが、受信画像の書込みの進行に伴
い、表示画面が端から徐々に変化していき、非常に見苦
しい画面になる。

【０００５】また、２つのフレーム・メモリの切換えタ
イミングを垂直帰線期間内に行なうことにより、画面上
に見苦しい横線が一瞬入るのを防止する方法も知られて
いる。

【０００６】

【発明が解決しようとする課題】しかし、上記従来例で
は、現在表示中の画面の一部を更新する部分伝送を行な
う場合に、現在表示中のフレーム・メモリのデータを読
み出し、部分伝送領域のみを更新して書き込み側のフレ
ーム・メモリに書き込む必要がある。従って、部分伝送
領域が極めて小さい場合でも、全画面領域の伝送を行な
わざるを得ず、この伝送時間が長く無駄な待ち時間にな
っていた。

【０００７】例えばハイビジョンの場合、Ｒ，Ｇ，Ｂ同
時に伝送できたとして、また、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）用のハードウェアを追加
したとしても、現状の素子の表示速度では、全画面の伝
送には約０．８秒かかる計算になる。即ち、水平方向画
素数を１，９２０、垂直方向画素数を１，０３５、ＤＲ
ＡＭパラレルポート・サイクルタイムを２００ｎｓ、読
出し書き込みに２サイクルであるとすると、 １，９２０×１，０３５×２００ｎｓ×２＝７９４ｍｓ である。

【０００８】また、ＤＭＡ用ハードウェアを用いないで
圧縮画像デコーダ内のＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇ
ｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のプロセッサが全画面
伝送を行なった場合には、更にこの数倍の時間がかかり
実用的でない。

【０００９】そこで本発明は、高速にデータを転送でき
る画像再生装置を提示することを目的とする。

【００１０】本発明は更に、高速に、しかも正確にデー
タ転送できる画像再生装置を提示することを目的とす
る。

【００１１】本発明は又、自在に所望の領域のデータの
みをデータ転送できる画像再生装置を提示することを目
的とする。

【００１２】本発明はまた、部分伝送モードでのデータ
受信が行なわれた際に、高速にデータを受信できる画像
再生装置を提示することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係る画像再生装
置は、シリアルポート・ランダム・アクセス・メモリか
らなる少なくとも２つのフレーム・メモリ手段と、当該
少なくとも２つのフレーム・メモリ手段を制御するメモ
リ制御手段と、入力された圧縮画像情報を伸長するデコ
ーダと、当該少なくとも２つのフレーム・メモリ手段の
記憶画像データを交互に外部に出力する出力手段とから
なり、当該メモリ制御手段は、当該デコーダの出力画像
データが当該少なくとも２つのフレーム・メモリ手段に
交互に書き込まれるようにし、また、当該デコーダの出
力で不足する画像データを、前画面の画像データを記憶
するフレーム・メモリ手段から他のフレーム・メモリ手
段にシリアル転送させることを特徴とする。

【００１４】

【作用】上記手段により、一方のフレーム・メモリの全
内容を１フレーム期間で他方のフレーム・メモリにコピ
ーできる。従って、受信画像の一部を更新する場合で
も、その更新部分の伝送に要する時間に、メモリ間コピ
ーのための１フレーム期間を加えた時間で、更新された
画像を得ることができる。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１６】図１は本発明の一実施例の構成ブロック図
を示す。受信回路３０は、衛星放送回線や通信回線など
からの伝送用に処理された画像情報を、圧縮画像データ
に変換し、圧縮画像デコーダ３２は受信回路３０の出力
を逐次デコードし、元の画像信号に伸長復元する。フレ
ーム・メモリ３４，３６は比較的高速（３０ｎｓ程度）
にアクセスできるシリアルポートを持つマルチポートＤ
ＲＡＭからなり、一方に受信画像が書き込まれていると
きには、他方が画像表示用に使用される。画像表示用の
フレーム・メモリからシリアル・バスを介してビデオ・
レートで読み出された画像データは、Ｄ／Ａ変換器３８
によりアナログ信号に変換され、同期信号を付加されて
モニタ装置４０に供給される。これにより、受信画像が
表示される。

【００１７】４２は走査線ライン番号を記憶・比較する
レジスタ及びコンパレータ等からなる伝送終了検知回路
である。ハイビジョン・システムの場合１，１２５本の
走査線があるので、この検知回路４２は、１１ビットの
レジスタ及びコンパレータからなる。即ち、１，１２５
本の走査線分のデータが伝送されたかどうかを判別する
には、１，１２５個以上を計数できるカウンタと、その
出力値を判定するコンパレータを設ければよい。

【００１８】４４は、フレーム・メモリ３４，３６の読
出しアドレス及び読出し・書込みタイミング信号を発生
する読出しアドレス及び読出し・書込みタイミング発生
回路である。なお、デコーダ３２は、受信したデータか
ら部分伝送が開始されることを示すコードを判別し、当
該コードを検出したときには、発生回路４４に伝送要求
を出力する。

【００１９】次に、フレーム・メモリ３４を画像表示用
に使用し、フレーム・メモリ３６に受信画像信号を書き
込んでいる状態で、フレーム・メモリ３４の記憶内容を
部分伝送と呼ばれる伝送フォーマットにより一部書き換
える場合の動作を説明する。

【００２０】圧縮画像デコーダ３２は、部分伝送が開始
されることを示すデータを送信側から受信すると、読出
しアドレス及び読出し・書込みタイミング発生回路４４
及び伝送終了検知回路４２にフレーム・メモリ間伝送の
指令を出力する。読出しアドレス及び読出し・書込みタ
イミング発生回路４４はこの指令に応答して、フレーム
・メモリ３６をライト転送モード、即ち、シリアル・バ
スから書き込むライト転送モードにし、伝送終了検知回
路４２は、現在走査中の走査線ライン番号を保持する。
このようなライト転送モードでは、フレーム・メモリ３
４から読み出されたデータは、直ちにフレーム・メモリ
３６に書き込まれる。

【００２１】フレーム・メモリ３６の書込みアドレスは
フレーム・メモリ３４の読出しアドレスと同一なので、
フレーム・メモリ３４から読み出された画像データが、
シリアル・バスを経由してフレーム・メモリ３６の同じ
アドレス位置に書き込まれる。１フレーム期間経過した
後、伝送終了検知回路４２は、先に保持したのと同じ走
査線ライン番号を検知すると、読出しアドレス及び読出
し・書込みタイミング発生回路４４に対してフレーム・
メモリ３６へのライト転送モード指示を中止させ、圧縮
画像デコーダ３２に伝送終了割込みを掛ける。圧縮画像
デコーダ３２は、この伝送終了割込みにより、フレーム
・メモリ３４の内容が全てフレーム・メモリ３６にコピ
ーされたことを知る。ここまでの動作は、単にフレーム
・メモリ３４の内容をフレーム・コピー３６にコピーす
るだけであるので、約１フレーム期間（約３３．３ｍ
ｓ）で終了する。

【００２２】その後、圧縮画像デコーダ３２は、部分伝
送された部分画像を伸長復元し、フレーム・メモリ３６
の対応記憶位置にランダム・アクセス・バスを介して重
ね書きする。その後、送信側の指示により、今度はフレ
ーム・メモリ３６を表示用に切り換える。これにより、
表示用画像としては、部分伝送モードにおいても、瞬時
に、部分伝送される前の画像とその後の画像に切り換わ
る。

【００２３】図２は、本発明の別の実施例の構成ブロッ
ク図を示す。図１と同じ構成要素には同じ符号を付して
ある。フレーム・メモリ３４の内容を全てフレーム・メ
モリ３６にコピーするのに要する時間は１フレーム期間
であるから、伝送終了検知回路４２の代わりに、圧縮画
像デコーダ３２からの伝送要求信号から１フレーム期間
後に圧縮画像デコーダ３２に伝送終了割込み要求を掛け
るタイマを設ければよい。４６がそのインターバル・タ
イマである。即ち、インターバル・タイマ４６は、圧縮
画像デコーダ３２の伝送要求出力から１フレーム期間後
に、図１に関連して説明した伝送終了割込み要求を圧縮
画像デコーダ３２に与える。

【００２４】次に、本実施例で使用するフレーム・メモ
リ３４，３６の構成を図３を参照して説明する。図３
は、フレーム・メモリ３４，３６の概略構成を示すブロ
ック図である。図３では、型番ＴＣ５２４２５６で特定
されるメモリ素子を使用している。１１０はメモリ・ア
レイであり、カラムが５１２、ローが５１２で、深さ方
向４ビットの１ＭビットＤＲＡＭからなる。１１２はロ
ー・アドレス・バッファ１１４にストアされたロー・ア
ドレスをデコードしてメモリ・アレイ１１０でアクセス
すべきローを決定するロー・デコーダ、１１６はカラム
・アドレス・バッファ１１８にストアされたカラム・ア
ドレスをデコードしてメモリ・アレイ１１０でアクセス
すべきカラムを決定するカラム・デコーダである。

【００２５】１２０は、１行単位でメモリ・アレイ１１
０とシリアル・レジスタ１２２との間でデータを転送す
る転送ゲートである。シリアル・アドレス・ポインタ１
２４は、カラム・アドレス・バッファ１１８によって設
定されたカラムを先頭にシリアル・アクセスの場合のア
ドレスを自動更新するシリアル・アドレス・ポインタで
ある。１２６は、シリアル・レジスタ１２２にストアさ
れたデータをシリアル・アドレス・ポインタ１２４の値
に応じて順次入出力するシリアル・データ・セレクタで
ある。１２８は、セレクタ１２６で入出力されるデータ
をバッファリングするシリアル入出力バッファである。

【００２６】１３０は、メモリ・アレイ１１０の中でロ
ー・デコーダ１１２によって設定されたローの内容を検
出するセンス・アンプ、１３２はセンス・アンプ１３０
の出力をカラム・デコーダ１１６の出力に基づいて入力
するためのＩ／Ｏゲート、１３４は、ランダム・アクセ
ス・データを入出力するためのデータ入出力バッファ、
１３６はリフレッシュ・タイミングを決定するリフレッ
シュ・カウンタ、１３８は外部からの信号に応じて、図
３に示した各部を制御する内部タイミング発生回路であ
る。

【００２７】ＲＡＳはロー・アドレス・ストローブ信
号、ＣＡＳはカラム・アドレス・ストローブ信号、ＤＴ
／ＯＥはデータ転送／出力イネーブル信号、ＷＢ／ＷＥ
はライトパービットライトイネーブル信号、ＳＣはシリ
アル入出力用クロック、ＳＥはシリアリ・イネーブル信
号であり、これらの信号はタイミング発生回路４４から
供給される。

【００２８】本実施例では、図３に示すメモリ回路を図
１及び図２に示すフレーム・メモリ３４，３６として用
い、デコーダ３２との間のバスは、データ入出力バッフ
ァ１３４（図３）に接続され、Ｄ／Ａ変換器３８に接続
されているバスは、シリアル入出力バッファ１２８（図
３）に接続されている。従って、圧縮デコーダ３２の出
力データは、ランダム・アクセス・バスを介してデータ
入出力バッファ１３４に入力され、モニタ４０への画像
データの出力又はメモリ３４，３６間のデータ転送で
は、シリアル・アクセス・バスを介してシリアル入出力
バッファ１２８が使用される。

【００２９】次に、本発明の他の実施例を説明する。図
４は、その実施例の概略構成ブロック図を示す。図４に
おいて、フレーム・メモリ３４，３６には図３に示した
構成のメモリを用い、更に、メモリ３４，３６のシリア
ル・ポート・イネーブル信号を発生するウインドウ・バ
ウンダリ発生回路４８を設けたことを特徴としている。

【００３０】図４に示す実施例の動作を図５を参照して
説明する。図５は、フレーム・メモリ３４に記憶された
画像の一部だけをフレーム・メモリ３６に転送する場合
のタイミング図を示す。図５（ａ）は、メモリ３４内
で、メモリ３６に転送すべきデータ部分を示す。図５
（ｂ）はウインドウ・バウンダリ発生回路４８からメモ
リ３４へのシリアリ・イネーブル信号ＳＥ１、同（ｃ）
はメモリ３４の動作モード、同（ｄ）はウインドウ・バ
ウンダリ発生回路４８からメモリ３６へのシリアリ・イ
ネーブル信号ＳＥ２、同（ｅ）はメモリ３６の動作モー
ド、同（ｆ）は水平ブランキング期間Ｈ−ＢＬＫをそれ
ぞれ示す。

【００３１】メモリ３４内の、ライン＃ｎに相当するデ
ータをシリアル・ポートから読み出している間で、その
有効画像エリアに相当する期間に、発生回路４８は信号
ＳＥ１を出力する。なお、信号ＳＥ１が出力される前の
水平ブランキング期間に、メモリ３４に対してリード転
送サイクルが実行される。即ち、この転送サイクルによ
り、ランダム・アクセスのロー・アドレスで選択された
５１２×４ビットのデータがシリアル・アクセスのシリ
アル・レジスタ１２２に転送される。転送後は、ＳＩＯ
１〜ＳＩＯ４がシリアル出力モードに切り換わる。ＳＣ
の立ち上がりに同期して、シリアル・データが出力され
る。

【００３２】一方、メモリ３６に対しては、同様に、一
旦、リード転送サイクルが実行され、メモリ・セル内の
所定ラインのデータがシフト・レジスタにストアされ、
その後、ライト転送サイクルが実行される。このライト
転送サイクルは、シリアル入力によりシリアル入出力バ
ッファ１２８に取り込まれた５１２×４ビットのデータ
がランダム・アクセスのロー・アドレスで選択されたメ
モリ・セルに転送されるサイクルである。このサイクル
の後、ＳＩＯ１〜ＳＩＯ４がシリアル入力モードとなっ
ているので、ＳＣの立ち上がりに同期してシリアル・デ
ータ入力が行なわれる。

【００３３】また、メモリ３６にコピーすべき領域のみ
のデータを書き込むために、信号ＳＥ２は図５に斜線を
付した領域で、状態が切り換わる。これにより、メモリ
３４の内容のうち、図５で斜線を付した部分のみがメモ
リ３６にコピーされることになる。

【００３４】以上に説明した部分転送モードを用いるこ
とにより、更に自由度の高い画像編集を行なえるように
なる。即ち、例えば、フレーム・メモリ３４の内容をモ
ニタに表示している間にウインドウを設定し、他の画像
をオーバーラップさせ、その後に、このオーバーラップ
状態を解除し、元の画像に復帰させるという動作を簡単
に、即ち高速に実現できる。また、設定されたウインド
ウ内の同じ画像を複数回にわたってメモリ３６へコピー
し、マルチ画面を作成することもできる。

【００３５】何らかの指示手段、例えば、図４に点線で
示すポインティング・デバイス５０によってウインドウ
処理を行なう領域を指定し、その指定に応じて図５に示
す信号ＳＥ１，ＳＥ２を発生させるようにしてもよい。

【００３６】上記実施例では、放送衛星や光ファイバな
どを経由して受信した画像情報を再生表示する場合を例
に説明したが、本発明は勿論、光ディスク、光磁気ディ
スクなどの大容量記録媒体に圧縮記録した画像情報を再
生表示する場合にも適用できることはいうまでもない。

【００３７】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、受信画像の一部を更新する場合、
その更新部分が少ない場合には、短時間で、更新された
画像を得ることができる。

【００３８】

【図面の簡単な説明】

【図１】 本発明の一実施例の概略構成ブロック図であ
る。

【図２】 本発明の別の実施例の概略構成ブロック図で
ある。

【図３】 メモリ３４，３６の概略構成ブロック図であ
る。

【図４】 本発明の他の実施例の概略構成ブロック図で
ある。

【図５】 図４に示す実施例の動作タイミング図であ
る。

【図６】 従来例の構成ブロック図である。

【符号の説明】

１０：受信回路 １２：圧縮画像デコーダ １４，１６：フレーム・メモリ １８：Ｄ／Ａ変換器 ２０：モニタ装置 ２２：読出しアドレス及びタイミング発生回路 ３０：受信回路 ３２：圧縮画像デコーダ ３４，３６：フレーム・メモリ ３８：Ｄ／Ａ変換器 ４０：モニタ装置 ４２：伝送終了検知回路 ４４：読出しアドレス及び読出し・書込みタイミング発
生回路 ４６：インターバル・タイマ ４８：ウインドウ・バウンダリ発生回路 ５０：ポインティング・デバイス １１０：メモリ・アレイ １１２：ロー・デコーダ １１４：ロー・アドレス・バッファ １１６：カラム・デコーダ １１８：カラム・アドレス・バッファ １２０：転送ゲート １２２：シリアル・レジスタ １２４：シリアル・アドレス・ポインタ １２６：シリアル・データ・セレクタ １２８：シリアル入出力バッファ １３０：センス・アンプ １３２：Ｉ／Ｏゲート １３４：データ入出力バッファ １３６：リフレッシュ・カウンタ １３８：内部タイミング発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 シリアルポート・ランダム・アクセス・
   メモリからなる少なくとも２つのフレーム・メモリ手段
   と、当該少なくとも２つのフレーム・メモリ手段を制御
   するメモリ制御手段と、入力された圧縮画像情報を伸長
   するデコーダと、当該少なくとも２つのフレーム・メモ
   リ手段の記憶画像データを交互に外部に出力する出力手
   段とからなり、当該メモリ制御手段は、当該デコーダの
   出力画像データが当該少なくとも２つのフレーム・メモ
   リ手段に交互に書き込まれるようにし、また、当該デコ
   ーダの出力で不足する画像データを、前画面の画像デー
   タを記憶するフレーム・メモリ手段から他のフレーム・
   メモリ手段にシリアル転送させることを特徴とする画像
   再生装置。