JPH07264581A

JPH07264581A - 動画用描画処理装置

Info

Publication number: JPH07264581A
Application number: JP4830894A
Authority: JP
Inventors: Yasutake Kurokawa; 能毅黒川; Kiyokazu Nishioka; 清和西岡; Kazuhiko Tanaka; 和彦田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-18
Filing date: 1994-03-18
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】本発明は、動画処理を行う装置において、フレ
ームメモリへの書き込みとバッファメモリへの書き込み
両方が要求されるタイミングでも処理のネックとならな
いことを目的とする。【構成】動画処理装置は画像データを受け取り再生処理
を行なう。このとき、フレームメモリ（１１１）とバッ
ファメモリ（１１３）の双方への書き込みが生じる場合
がある。このときに動画処理装置からバッファコントロ
ーラ（１１４）へ双方への書き込みが生じたことを通知
し（２０９）、同一の制御信号で同一の再生画像をフレ
ームメモリとバッファメモリに同時に書き込む。【効果】動画処理システムで動画処理を行うときに、フ
レームメモリとバッファ両方に同じデータを書き込む処
理がどちらか一方の書込時間のみとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画用描画処理装置の
処理を高速化するための制御装置、特にメモリ制御に関
する。

【０００２】

【従来の技術】デジタルでの動画処理技術の一つにＭＰ
ＥＧ方式によるものがあり、方式の動画再生用ハードウ
エアが各社から発表されている。（参考：相次ぐＭＰＥ
Ｇチップの製品化、家庭市場の拡大に備える：日経ＢＰ
社刊日経エレクトロニクス平成５年９月１３日号）こ
の方式の特徴は、再生画像をＩピクチャ、Ｐピクチャ、
Ｂピクチャの３種類持つことにある。このうちＩピクチ
ャでは、もとの画像１フレームのみを使用して、データ
の圧縮を行なっているため、Ｉピクチャデータのみでの
再生が可能である。これに対してＰピクチャは、自身の
データと１画面分の再生画面データが必要であり、ま
た、Ｂピクチャは２画面分の再生画面データが必要とな
っている。よって、このＭＰＥＧ方式の動画を再生する
機能を実現する場合、２画面分の再生画面データが収ま
るバッファメモリが必要となる。また、このバッファを
用いて画像を再生する場合、特にＩピクチャを再生する
ときには、タイミングによってＦＭとバッファメモリ双
方に同じデータを書き込む必要が出てくる。

【０００３】ＦＭとバッファメモリ両方に同じものを書
き込む場合、一般的な方式では、一度バッファメモリに
書き込み、これをＦＭにコピーするか、またはＦＭに書
き込み、これをバッファメモリにコピーするかのどちら
かの方法で行っていた。つまり、双方に同じデータを書
き込む処理時間はＦＭ書き込みとバッファメモリの書き
込み時間の和であり、同じ速度のメモリを使用した場
合、最低片方に書き込む時間の２倍かかっていた。この
ような、メモリへ一度に大量な書き込みを行う場合は、
このメモリ書き込み処理が全体の処理ネックとなる。よ
って、従来から一般的なメモリシステムなどにおいて
は、ある特定の処理に特化した高速化が考えられてい
る。一例として、メモリの複数アドレスを有効にする手
段を設けて、一度の書き込みでメモリのクリアを行なう
ものがあった（特開平２ー２６５０９０号公報）。

【０００４】

【発明が解決しようとする課題】上記の一般的な方式で
は、双方に同じデータを書き込む処理時間は、最低片方
に書き込む時間の２倍かかっていた。これは、書き込み
時間がそれほどかからない比較的小さな画面の再生には
問題にならないが、画面が大きくなる場合この書き込み
時間は問題になってくる。また、上記の同一データを一
度に書き込む方式であるメモリクリアの方法は、このま
までは、順次送信されて来るデータをメモリシステムに
書き込む動画再生には使用できない。よって、この双方
のメモリに同じデータを短時間で書き込める手段が必要
になる。

【０００５】

【課題を解決するための手段】上記の課題は、以下の手
段によって解決される。

【０００６】本発明の実施例では、ＦＭ、バッファメモ
リ双方のメモリを同一の方法で、かつ同じ速度で書き込
めるものとし、そして、ＦＭ、バッファメモリ双方とも
に動画処理用描画部によって制御される同じメモリ制御
バスに接続する。これにさらに、ＦＭ、バッファメモリ
双方書き込みモードであることを動画用描画処理部から
受け取り、その次から順次送られるＦＭの制御信号およ
びクロック信号を元にして新たにバッファメモリ用のア
ドレスを生成するバッファコントローラを付加した。以
上の手段を用いることによって、上記の課題を解決した
動画用描画処理装置が提供される。

【０００７】

【作用】上記の情報処理装置は、以下のように動作す
る。

【０００８】まず、動画処理用描画部からバッファコン
トローラへ、双方書き込みモードであることを伝達し、
この後動画処理用描画部はＦＭへの書き込みを行なう。
バッファコントローラはＦＭへの書き込み信号を受け
て、この信号に同期させてバッファ書き込み用アドレス
を作成する。このアドレス信号とＦＭへの書き込み信号
をそのまま使用してバッファメモリへの書き込みを行な
う事によって、ＦＭ、バッファメモリ同時書き込みを実
現する。

【０００９】

【実施例】本発明の実施例を図を使用して説明する。

【００１０】図１は本発明の第１の実施例の説明図であ
る。図中１０１は中央演算処理装置（以下ＣＰＵと略す
る）、１０２はメインメモリ、１０３はシステムバス、
１０４は、周辺機器コントローラ、１０５は周辺機器バ
ス、１０６はネットワークコントローラ、１０７はＳＣ
ＳＩコントローラ、１０８はＣＤーＲＯＭドライブまた
はハードディスク、１０９は動画処理装置、１１０はグ
ラフィックバス、１１１はフレームメモリ（以下ＦＭと
略する）、１１２は表示装置、１１３は動画の再生に必
要なバッファメモリであり、これに１１４に示すバッフ
ァメモリの操作を行うバッファコントローラを付加す
る。

【００１１】次にこの実施例の動作を示す。ネットワー
ク（１０６）か、またはＣＤーＲＯＭドライブ（１０
８）から得られる動画情報がシステムバス（１０３）を
通して動画処理装置（１０９）に送信される。動画処理
装置はデータを受け取り解釈して、画像の再生処理を行
なう。このときＭＰＥＧ方式では、送られてくる画像デ
ータはＩピクチャ、Ｐピクチャ、Ｂピクチャの３種類存
在し、Ｐピクチャでは、そのまえに存在したＩまたはＰ
ピクチャを１画面使用して再生を行ない、Ｂピクチャで
は、ＩまたはＰピクチャを２画面使用して再生を行な
う。よって、再生処理には２画面分のバッファメモリを
使用する。また、Ｉピクチャは他のＰピクチャ、Ｂピク
チャ再生の原画として使用するため、再生された画像デ
ータは、表示用メモリ以外にバッファメモリにコピーし
て使用する。よって、Ｉピクチャが再生されて表示メモ
リへの転送を行なう。このときにバッファコントローラ
は、この信号を利用してバッファメモリにＩピクチャを
保存する。

【００１２】第１の実施例のバッファコントローラ周辺
の詳細図を図２に示す。図中ブロックで図１と同じもの
は同一の番号とした。図中２０１〜２０３は図１中１０
９の動画処理装置の内部機能ブロックで、２０１は動画
データのデコーダ、２０２は処理制御部、２０３は画像
再生に使用するＤＣＴ演算器である。２０４はＦＭにア
ドレスを送るアドレスバス、２０５はＦＭとバッファメ
モリにデータを送るデータバスである。２０６、２０７
はそれぞれＤＲＡＭをコントロールするためのＲＡＳ
（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｂｅ）、ＣＡＳ（Ｃ
ｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ）信号で、Ｄ
ＲＡＭ以外の記憶装置を使用する場合、その記憶装置の
コントロール信号となる。また、２０８は動画処理装置
の動作クロックを反転した信号、２０９はバッファコン
トローラにＦＭとバッファメモリへの同時書き込みを行
うモードであることを示すモード信号、そして、２１０
はバッファメモリのアドレスバスである。これらは、シ
ステムバスと接続されている。システムバスから動画デ
ータが送信されて来ると、これをデコーダ（２０１）が
デコードしてＤＣＴ演算器（２０３）に渡して画像デー
タに変換する。これらの動画処理装置内のブロックの制
御を行うのが処理制御部で、ここでは再生画像がＩピク
チャが連続しているなどのＦＭ、バッファ双方への書き
込み必要性が生じたかの判定を行い、結果をモード信号
（２０９）としてバッファコントローラ（１１４）へ送
出する。

【００１３】また、バッファコントローラの内部図を図
３に示す。図中で図１、図２と同じ機能のブロックは同
一の番号とした。３０１は、バッファメモリ書き込み用
のＲｏｗアドレス（３０２）およびＣｏｌｕｍｎアドレ
ス（３０３）を作成するカウンタ（３０１）である。こ
のカウンタは、ＣＡＳ信号（２０７）の変化を計数する
構造になっており、出力のうち上位ビットをＲｏｗアド
レス、下位ビットをＣｏｌｕｍｎアドレスとして使用す
る。モード切り替え信号の変化点を検出するエッジ検出
器（３０４）から、モード同時書き込みに切り替わった
ときにカウンタにリセット信号（３０５）を出す。３０
６はラッチで、ＲＡＳ（２０６）の変化を反転クロック
（２０８）のタイミングで送り出して、Ｒｏｗ／Ｃｏｌ
ｕｍｎアドレスセレクタ（３０８）の選択をおこなうセ
レクト信号（３０７）とする。この信号は、ハイレベル
ではＲｏｗアドレスを選択し、ローレベルではＣｏｌｕ
ｍｎアドレスを選択する。３０８はＲｏｗ／Ｃｏｌｕｍ
ｎアドレスセレクタで、セレクト信号（３０７）によっ
てＲｏｗアドレスかまたはＣｏｌｕｍｎアドレスを選択
して、同時書き込みアドレス（３０９）に出力する。ま
た、モード信号によってセレクトされるアドレスセレク
タ（３１０）を設けて、動画処理装置（１０４）が直接
バッファを操作するためのアドレス（２０４）と、同時
書き込みを行う場合に使用する同時書き込みアドレス
（３０９）とのセレクトを行い、バッファのアドレスバ
ス（２１０）へ出力する。

【００１４】図４のフローチャートを使用して、動作を
説明する。図４のうち図４．１は動画処理装置の処理
で、図４．２はバッファコントローラの処理を示す。

【００１５】まず、動画処理装置はモード信号を発信し
て、バッファコントローラに同時書き込みモードである
ことを示す（４０１）。次にＦＭのＲｏｗアドレスを出
力し（４０２）、ＲＡＳ信号を真とすることによって、
ＦＭにＲｏｗアドレスをラッチさせる。（４０３）次に
ＦＭのＣｏｌｕｍｎアドレスを出力し（４０４）、ＣＡ
Ｓ信号を真とすることによって、ＦＭにデータを書き込
む（４０５）。次にＣＡＳを偽とした後（４０６）、Ｒ
ＡＳを偽として（４０７）１回の書き込みを終了し、書
き込みが終っていなければ再度４０２から実行し、終了
していればモード信号を戻して（４０９）動作を終了す
る。

【００１６】また、バッファコントローラの動作は、ま
ずモード信号を動画処理装置から受取り、アドレスセレ
クタで同時書き込みアドレスを選択して（４１０）、カ
ウンタをリセットする（４１１）。次にカウンタの上位
アドレスをＲｏｗアドレスとして出力し（４１２）、Ｒ
ＡＳが真となるときにバッファメモリにＲｏｗアドレス
をラッチさせる（４１３）。つぎに反転クロックでデー
タを受けるラッチでＲＡＳ信号を受け、この信号の変化
でアドレス出力をＣｏｌｕｍｎアドレスに切り替える
（４１４）。ＣＡＳが真になったときに、バッファメモ
リにデータが記憶される（４１５）。そして、ＣＡＳが
再び偽になったときにカウンタを１カウントアップする
（４１６）。次にＲＡＳが偽となるときにアドレスは再
びＲｏｗアドレスを出力する（４１７）。モード信号が
継続して真であれば４１２まで戻り、偽となればセレク
タが通常モードアドレス選択を行う（４１９）。

【００１７】また、第２の実施例として、図５からの図
を使用して説明する。

【００１８】バッファコントローラの図を図５に示す。
図中で図３と同じ機能を持つものは同一の番号とした。
５０１は、バッファメモリ書き込み用のＲｏｗアドレス
（３０２）を作成するＲＡＳカウンタである。同様に５
０２は、バッファメモリ書き込み用Ｃｏｌｕｍｎアドレ
ス（３０３）を作成するＣＡＳカウンタである。ＣＡＳ
カウンタは、ＣＡＳ信号（２０６）の立上りでカウント
アップされる。また、バッファメモリ書き込み用Ｃｏｌ
ｕｍｎアドレス（３０３）は、比較器（５０４）で同一
Ｒｏｗアドレスであるメモリの残量がｎバイトになるＣ
ｏｌｕｍｎアドレス（５０５）と比較されて、５０５よ
り大きくなる場合は、ＲＡＳの変化点で変化するように
ＲＡＳ信号とＡＮＤ（５０６）をとって、ページ用Ｒｏ
ｗアドレス切り替え信号（５０７）として、ＣＡＳカウ
ンタにリセットをかけて同時に、ＲＡＳカウンタの値を
１カウントアップする。ただし、このｎの値は、ＤＲＡ
Ｍの高速ページモードなどで１回のＲＡＳ信号の立ちあ
げで書き込まれるデータのバイト数になる。この値を設
定することによって、送り込まれるデータがバッファの
ページモード境界になって、データが途切れる事を防
ぎ、またページモードでのＦＭとバッファ同時書き込み
を可能にする。また、モード切り替え信号の変化点を検
出するエッジ検出器（３１２）より、モード同時書き込
みに切り替わったときにＲＡＳカウンタ、ＣＡＳカウン
タにリセット信号（３１３）を出す。

【００１９】３１４はラッチで、ＲＡＳ（２０６）の変
化を反転クロック（２０８）のタイミングで送り出し
て、Ｒｏｗ／Ｃｏｌｕｍｎアドレスセレクタ（３１
６）のセレクトをおこなうセレクト信号（３１５）にな
る。この信号は、ハイレベルではＲＡＳアドレスを選択
し、ローレベルではＣＡＳアドレスを選択する。３１６
はＲｏｗ／Ｃｏｌｕｍｎアドレスセレクタで、セレク
ト信号（３１５）によってＲｏｗアドレスかまたはＣｏ
ｌｕｍｎアドレスを選択して、同時書き込みアドレス
（３１７）に出力する。また、モード信号によってセレ
クトされるアドレスセレクタ（３１８）を設けて、動画
処理装置（１０４）が直接バッファを操作するためのア
ドレス（２０４）と、同時書き込みを行う場合に使用す
る同時書き込みアドレス（３０９）とのセレクトを行
い、バッファのアドレスバス（２１０）へ出力する。

【００２０】図６のフローチャートを使用して、動作を
説明する。図６のうち図６．１は動画処理装置の処理
で、図６．２はバッファコントローラの処理を示す。

【００２１】まず、動画処理装置はモード信号を発信し
て、バッファコントローラに同時書き込みモードである
ことを示す（６０１）。次にＦＭのＲｏｗアドレスを出
力し（６０２）、ＲＡＳ信号を真とすることによって、
ＦＭにＲｏｗアドレスをラッチさせる。（６０３）次に
ＦＭのＣｏｌｕｍｎアドレスを出力し（６０４）、ＣＡ
Ｓ信号を真とすることによって、ＦＭにデータを書き込
む（６０５）。次にＣＡＳを偽とした後（６０６）、ペ
ージモードの場合６０４まで戻り、違う場合ＲＡＳを偽
として（６０８）１回の書き込みを終了し、書き込みが
終っていなければ再度６０２から実行し、終了していれ
ばモード信号を戻して（６１０）、動作を終了する。

【００２２】また、バッファコントローラの動作は、ま
ずモード信号を動画処理装置から受取り、アドレスセレ
クタで同時書き込みアドレスを選択して、ＲＡＳカウン
タとＣＡＳカウンタをリセットする（６１１）。次にＲ
ＡＳカウンタからＲｏｗアドレスを出力し、ＲＡＳが真
となるときにバッファメモリにＲｏｗアドレスをラッチ
させる（６１２）。つぎに反転クロックのタイミングで
データを受けるラッチでＲＡＳ信号を受け、この信号の
変化でアドレス出力をＣｏｌｕｍｎアドレスに切り替え
る（６１３）。ＣＡＳが真になったときに、バッファメ
モリにデータが記憶される（６１４）。そして、ＣＡＳ
が再び偽になったときにＣＡＳカウンタを１カウントア
ップする（６１５）。同一Ｒｏｗアドレス内のＣｏｌｕ
ｍｎアドレスの残りがｎバイト以下であれば、ＣＡＳカ
ウンタをリセットして、ＲＡＳカウンタを１カウントア
ップする（６１７）。ページモードであれば６１４に戻
り（６１６）、違う場合、次にＲＡＳが偽となるときに
アドレスは再びＲｏｗアドレスを出力する（６１１）。
モード信号が継続して真であれば６１２まで戻り、偽と
なればセレクタが通常モードアドレス選択を行う。

【００２３】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。

【００２４】第１の実施例では、ＭＰＥＧ方式の動画処
理システムでの動画処理で、ＦＭとバッファメモリ両方
に同じデータを書き込むとき、同じ制御信号で同一のデ
ータを同時に書き込めるため、処理時間がＦＭへの書き
込み時間で済むようになる。

【００２５】更に第２の実施例では、ＦＭへの書き込み
を高速ページモードで行っている場合でもバッファメモ
リへの同時書き込みが可能になる。

【図面の簡単な説明】

【図１】本発明実施例のハードウェアブロック図であ
る。

【図２】本発明実施例の動画処理装置周辺の詳細結線図
である。

【図３】本発明の第１の実施例でのバッファコントロー
ラ部のブロック図である。

【図４】本発明の第１の実施例での動画処理装置とバッ
ファコントローラの処理フローチャートである。

【図５】本発明の第２の実施例でのバッファコントロー
ラ部のブロック図である。

【図６】本発明の第２の実施例での動画処理装置とバッ
ファコントローラの処理フローチャートである。

【符号の説明】

１０１…中央演算処理装置、１０２…メインメモリ、１０３…システムバス、１０４…周辺機器コントローラ、１０５…周辺機器バス、１０６…ネットワークコントローラ、１０７…ＳＣＳＩコントローラ、１０８…ＣＤーＲＯＭドライブまたはハードディスク、１０９…動画処理装置、１１０…グラフィックバス、１１１…表示用メモリ（以下ＦＭと略する。）、１１２…表示装置、１１３…バッファメモリ、１１４…バッファコントローラ、２０１…動画処理装置内部にある動画データのデコー
ダ、２０２…動画処理装置の処理制御部、２０３…画像再生に使用するＤＣＴ演算器、２０４…アドレスバス、２０５はデータバス、２０６…ＲＡＳ（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｂ
ｅ）信号、２０７…ＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒ
ｏｂｅ）信号、２０８…動画処理装置の動作クロックを反転した信号、２０９…モード信号、２１０…バッファメモリアドレスバス、３０１…カウンタ、３０２…バッファメモリ用Ｒｏｗアドレス、３０３…バッファメモリ用Ｃｏｌｕｍｎアドレス、３０４…エッジ検出器、３０５…カウンタリセット信号、３０６…ラッチ、３０７…セレクト信号、３０８…Ｒｏｗ／Ｃｏｌｕｍｎアドレスセレクタ、３０９…同時書き込みアドレス、３１０…アドレスセレクタ、５０１…ＲＡＳカウンタ、５０２…ＣＡＳカウンタ、５０４…比較器、５０５…同一Ｒｏｗアドレスであるメモリの残量がｎバ
イトになるＣｏｌｕｍｎアドレス、５０６…ＡＮＤゲート、５０７…ページ用Ｒｏｗアドレス切り替え信号。

Claims

【特許請求の範囲】

【請求項１】動画処理用の描画処理装置の中で、送信されて来るデジタルの動画圧縮データをデコードし
て、更にこれを再生器にかけて画像データを再生する動
画処理装置と、再生画像を表示装置へ送出するフレーム
メモリ（以下ＦＭと略する）と、再生画像を保存するた
めのバッファメモリを有するものにおいて、まず動画処理装置内に、再生画像データをＦＭとバッフ
ァメモリ双方に書き込むことが起こることを、デコード
した画像データから判定して、これをモード信号として
出力し、更に、ＦＭの制御信号の変化を計数するカウンタを持
ち、このカウンタの値からバッファメモリのアドレスを
生成するバッファコントローラを設け、再生画像データ
をＦＭとバッファメモリ双方に書き込む必要がある場合
を上記モード信号によってバッファコントローラを起動
して、同一制御信号で同一データをＦＭ、バッファメモ
リ双方に同時に書き込んでいくことを特徴とした動画用
描画処理装置。
【請求項２】請求項１において、バッファメモリのアド
レス生成をカウンタ２個として、更にアドレス境界のｎ
バイト前であることを判定するためのアドレス比較器を
設けて、連続アクセスを行なった場合でもメモリのアクセス境界
に引っかからないように、アドレスを生成して、再生画
像データをＦＭとバッファメモリ双方に書き込む必要が
ある場合は、上記バッファコントローラを起動して、同
一制御信号で同一データをＦＭ、バッファメモリ双方に
同時に書き込んでいくことを特徴とした動画用描画処理
装置。