JPH02121041A - メモリ制御装置および画像情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばプログラム等が記憶されたメモリ装
置のアクセス制御に用いられるメモリ制御装置、および
このメモリ制御装置を適用した画像情報処理装置に関す
る。

（従来の技術） 近年、多量に発生する文書などの画像情報をスキャナ（
２次元走査装置）によって読取り、この読取った画像情
報を光ディスクに記憶し、この記憶されている任意の画
像情報を検索して読出し、それを出力装置たとえばＣＲ
Ｔデイスプレィ装置あるいは記録装置で目視し得る状態
に出力する画像情報処理装置が実用化されている。

このような画像情報処理装置では、光デイスク装置から
読出した情報を処理したり、検索したりするプロセッサ
としてマイクロコンピュータ（以下、ｒＣＰＵＪという
。）が用いられている。そして、かかるＣＰＵを動作さ
せるプログラムは、画像情報処理装置内部に設けられた
、例えばＤ−ＲＡＭ　（ダイナミック−ランダムアクセ
スメモリ素子）から成るメインメモリに格納されるよう
になっている。

一方、近年の技術の目覚ましい進歩に伴って、上記ＣＰ
Ｕの著しい高速化が実現されている。しかしながら、上
記Ｄ−ＲＡＭのアクセス速度は顕著な改善がなされてお
らず、この結果、ＣＰＵの処理速度とのアンバランスが
生じ、高速動作可能なＣＰＵの性能を十分活用できない
という事態が生じている。かかる事態を回避するために
は、高速アクセス可能な、例えば５−ＲＡＭ　（スタテ
ィック−ランダムアクセスメモリ素子）を使用して上記
メインメモリを構成すれば良いが、この５−ＲＡＭは高
価であり、大容量を必要とするメインメモリには適さな
い。

そこで、上記ＣＰＵとメインメモリとの間に小容量で高
速アクセス可能なキャッシュメモリを設け、メモリの階
層構造を採ることにより実質的なメモリアクセスの高速
化を図るものが考えられている。例えば、第４図に示す
ように、ＣＰＵ８０がメインメモリ８１から情報を読出
す際は、アクセスするメモリ領域近傍の情報を、予め、
キャッシュメモリ８２に移しておき、このキャッシュメ
モリ８２から情報を読出すことにより高速化を図るとい
うものである。また、このキャッシュメモリ８２の内容
が変更された場合は、キャッシュメモリ８２の内容をメ
インメモリ８１に戻して情報が矛盾するのを防ぐように
なっている。このようなキャッシュメモリ８２へのアク
セス、メインメモリ８１からキャッシュメモリ８２への
情報のロ−ド、あるいはキャッシュメモリ８２からメイ
ンメモリ８１への情報のストア等の動作は、キャッシュ
コントローラ８３によって行なうようになりている。

しかしながら、このようなキャッシュメモリ８２を採用
するシステムは、キャッシュコントローラ８３の回路が
複雑かつ膨大になるので、これを適用した画像情報処理
装置も大規模になるとともに高価になるという欠点があ
る。一方、ＣＰＵによるメモリアクセスの大部分がプロ
グラム・コードの読出しく命令フェッチ）であり、この
命令フェッチのみを高速化することにより、画像情報処
理装置全体としてかなりの高速化ができることを考える
と、上記キャッシュメモリを採用する構成は、小規模の
システムには好適とは言えない。

（発明が解決しようとする課題） この発明のメモリ制御装置および画像情報処理装置は、
上記したように、メインメモリとＣＰＵの動作速度のア
ンバランスを是正するめにキャッシュメモリを採用する
ものは、回路が複雑かつ膨大になるので、これを適用し
た画像情報処理装置も大規模になるとともに高価になる
という欠点を除去するために為されたもので、簡単かつ
安価な構成でキャッシュメモリを採用したと同等の高速
アクセスが可能なメモリ制御装置および高速処理が可能
な画像情報処理装置を提供することを１」的とする。

［発明の構成コ （課題を解決するための手段） この発明のメモリ制御装置は、第１のアクセス単位と、
この第１のアクセス単位に連続する第２のアクセス単位
に記憶されている情報を同時に読出すことのできる記憶
手段、この記憶手段の前記第２のアクセス単位から読出
した情報を保持する保持手段と、前記記憶手段に対する
読出し要求が、前記第１のアクセス単位に対するものか
第２のアクセス単位に対するものかを判定する判定手段
、および、この判定手段により前記第１のアクセス単位
に対する読出し要求と判定された際、前記記憶手段の前
記第１のアクセス単位から読出した情報を出力すると同
時に前記第２のアクセス単位から読出した情報を前記保
持手段に保持し、前記判定手段により前記第２のアクセ
ス単位に対する読出し要求と判定された際、前記保持手
段に保持している情報を出力する制御手段から構成され
ている。

また、この発明の画像情報処理装置は、画像情報を記録
する記録媒体、この記録媒体に対する画像情報の記録・
再生処理を行なう処理手段、この処理手段の処理手順を
記憶した記憶手段、および、この記憶手段からの前記処
理手順の高速読出しを制御する記憶制御手段から構成さ
れている。

（作用） この発明のメモリ制御装置は、例えばＣＰＵやチャネル
が記憶手段から情報を読出す時は、連続した領域を読出
す確率が高いという特性に着目し、１回目の読出しで目
標とするアクセス単位を読出ず際、そのアクセス単位に
連続する次のアクセス単位をも読出して保持手段に保持
しておき、２回１」の読出しは、この保持手段から読出
すことにより、実際の記憶手段からの読出し回数を減ら
したものである。これにより、簡単な構成であるにも拘
らず、アクセス速度の遅い記憶手段からの読出しを、高
速に行なうことができるものとなっている。

また、この発明の画像情報処理装置は、処理手段が記憶
手段にアクセスする際は、上記メモリ制御装置を介して
行なうようにしたものである。これにより装置が大規模
になることなく高速に画像情報を処理することができる
ものとなっている。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第３図はこの発明のメモリ制御装置を適用した画像情報
処理装置の構成例を示すものである。

すなわち、上記画像情報処理装置は、制御モジュール１
０、メモリモジュール１２、画像処理モジュール１４、
通信制御モジュール１６、スキャナ装置１８、光ディス
ク（記録媒体）２０並びに光デイスク装置２２、キーボ
ード２３、ＣＲＴデイスプレィ装置２４、プリンタ装置
２５、磁気ディスク２６並びに磁気ディスク装置２７、
マウス２９、システムバス３０、および画像バス３２に
よって構成されている。

制御モジュール１０は、画像情報の記憶、検索および編
集処理等の各種処理を行うＣＰＵ　（処理手段）３４、
および光デイスク装置２２、磁気ディスク装置２７とＣ
ＰＵ３４を接続するインクフェース回路３６から構成さ
れている。また、ＣＰＵ３４には、キーボード２３およ
びマウス２９が接続されている。

メモリモジュール１２は、画像情報の記憶、検索、編集
等の各種処理プログラム及び管理情報等を記憶するメイ
ンメモリ３８、このメインメモリ３８へのアクセスを制
御するメモリ制御装置としてのメインメモリ制御部（記
憶制御手段）３９、Ａ４サイズの原稿数頁分の画像情報
に対応する記憶容量を有する画像メモリとしてのページ
メモリ４０、および表示用インターフェースとしての表
示メモリ４２と表示制御部４４などから構成されている
。

上記メインメモリ制御部３９は、上記メインメモリ３８
からのデータの読出し、およびメインメモリ３８へのデ
ータの書込み等の制御を行なうもので、後述する命令フ
ェッチ時の高速アクセスを可能にする回路等が含まれて
いる。また、上記ペジメモリ４０の一部には、バッファ
メモリ領域４０ａが設けられている。このバッファメモ
リ領域４０ａは図示しないカウンタによって書込み、読
出しの制御がなされる。ページメモリ４０は、例えば光
ディスク２０に記憶する画像情報や光ディスク２０から
読出された画像情報を一時記憶するメモリである。また
表示メモリ４２には、ＣＲＴデイスプレィ装置２４に形
成される表示ウィンドウ（図示せず）内に実際に表示さ
れる画像情報、即ちページメモリ４０の画像情報に対し
て拡大、縮小、回転、挿入、あるいは白黒反転等を施さ
れた画像情報が記憶されるものである。表示制御部４４
は、ＣＲＴデイスプレィ装置２４の表示処理の制御等を
行うものである。

画像処理モジュール１４は、画像情報の拡大、縮小を行
う拡大縮小回路４６、画像情報を縦横変換することによ
り、画像情報の回転処理を行う縦横変換回路４８、画像
情報の圧縮（冗長度を少なくする）および伸長（少なく
された冗長度を元に戻す）による符号化処理を施す圧縮
伸長回路（ＣＯＤＥＣ）５０、スキャナ装置１８用のス
キャナインターフェース５２、プリンタ装置２５用のプ
リンタインターフェース５４、および拡大縮小回路４６
及び縦横変換回路４８と、圧縮伸長回路５０、スキャナ
インターフェース５２、及びプリンタインターフェース
５４とを接続する内部バス５６によって構成されている
。

通信制御モジュール１６は、例えばＬＡＮに接続される
Ｂ　ＣＰ　（Ｂ　ｕｓ　　Ｃｏｍｎ＋ｕｎｉｅａｔｆｏ
ｎＰ　ｒｏｃｅｓｓｏｒ）等の通信インターフェース５
８によって構成されている。また、通信制御モジュール
１６には、ＦＣＰ　（ファクシミリ接続機構）、パソコ
ン等の外部機器とのインターフェースを介して接続され
るＵ　ＣＰ　（Ｕ　ｎ１ｖｅｒｓａ１Ｃｏｍｍｕｎｉｃ
ａｔｉｏｎ　　Ｐ　ｒｏｃｅｓｓｏｒ）が設けられたも
のであっても良い。この通信制御モジュール１６は、通
信回線を介して送信されてきた検索情報をメインメモリ
３８へ供給したり、送信されてきた検索情報に対応した
画像情報を送信する。さらに、光ディスク２０に記憶す
る画像情報をページメモリ４０へ供給するとともに、画
像情報に対応した検索情報をメインメモリ３８へ供給す
るものである。

システムバス３０は、各種装置間の制御情報送受用のバ
スであり、制御モジュール１０、メモリモジュール１２
、画像処理モジュール１４、および通信制御モジュール
１６の間を相互に接続するものである。また、画像バス
３２は画像情報送受用のバスであり、メモリモジュール
１２、画像処理モジュール１４、および通信制御モジュ
ール１６の間を相互に接続するものである。

スキャナ装置１８はたとえば２次元走査装置で、原稿（
文書）上をレーザビーム光で２次元走査することにより
、原稿上の画像情報に応じた電気信号を得るものである
。

光デイスク装置２２は、スキャナ装置１８で読取られた
画像情報などを光ディスク２０に順次記憶するとともに
、キーボード２３等によって指定される検索情報に対応
した画像情報を光ディスク２０から検索するものである
。

キーボード２３は、光ディスク２０に記憶する画像情報
に対応する固有の検索情報及び記憶、検索、編集処理等
の各種動作指令を入力するものである。また、マウス２
９は、たとえばＣＲＴデイスプレィ装置２４上の表示ウ
ィンドウ上に表示されるカーソル（図示せず）を上下、
左右方向に任意に移動させ、所望の位置で指示を与える
ことにより、カーソルが位置している表示内容（種々の
動作モード、編集画像のための領域指定またはアイコン
等）を選択または指示するものである。

ＣＲＴデイスプレィ装置（陰極線管表示装置）２４は、
スキャナ装置１８で読取られた画像情報や光ディスク２
０から検索された画像情報を表示するものである。この
ＣＲＴデイスプレィ装置２４は、画像情報を表示する表
示領域に最大４つのウィンドウ（図示せず）が形成され
ており、４つの画像情報を同時に表示することができる
マルチウィンドウ型表示装置である。この各表示ウィン
ドウに表示された画像情報は、各々独立して画像の拡大
、縮小、回転、スクロール等の処理が行われるようにな
っている。

プリンタ装置２５は、スキャナ装置１８で読取られた画
像情報や光ディスク２０から検索された画像情報、ある
いはＣＲＴデイスプレィ装置２４で表示している画像情
報を印字出力（ハードコピー）するものである。

磁気ディスク装置２７は、この磁気ディスク装置２７に
装着された磁気ディスク２８に各種処理プログラムを記
憶するとともに、キーボード２３から入力された検索情
報とこの検索情報に対応する画像情報が記憶される光デ
イスク２０上の記憶アドレス、画像サイズ等からなる検
索データを記憶するものである。

次に、メモリモジュール１２内のメインメモリ（記憶手
段）３８にアクセスするメモリ制御装置としてのメイン
メモリ制御部３９の詳細について、第１図に示すブロッ
ク図を参照して説明する。なお、第１図は、説明を簡単
にするために、リード系のバスのみについて記載してい
る。

図において、ＣＰＵ　（中央処理装置）３４は、例えば
３２ビツト構成のマイクロコンピュータであり、３２ビ
ツトのアドレスＡ３１−０と３２ビツトのデータＤ３１
−０を取り扱うことができるものである。なお、上記ア
ドレスＡ３１−０は、バイト単位に１つのアドレスが付
されるバイトアドレスを表わすものとする。

このＣＰＵ３４からは、アクセス位置を特定するアドレ
スＡ３１−０、このアドレスＡ３１−０を出力する旨を
示す制御信号ＡＤＳ、およびアクセスの対象がメインメ
モリ３８であるか入出力装置（図示しない）であるか、
あるいはアクセスがリードなのかライトなのか等を指示
するステータス信号ＳＴＳが出力されるようになってい
る。これら制御信号ＡＤＳおよびステータス信号ＳＴＳ
はＤ−ＲＡＭコントローラ６０に供給されるようになっ
ている。また、このＣＰＵ３４へは、メインメモリ３８
からのデータＤ３１−０、バスサイクルの終りを示すＲ
ＥＡＤＹ信号、および、このＲＥＡＤＹ信号に先だって
、ＣＰＵ３４に対して次のアドレスＡ３１−０の出力を
許可するＮＡ倍信号入力されるようになっている。この
ＲＥＡＤＹ信号およびＮＡ倍信号、上記ＤＲＡＭコント
ローラ６０から出力されるようになっている。

上記Ｄ−ＲＡＭコントローラ（制御手段）６０は、ＣＰ
Ｕ３４からのＡＤＳ信号およびＳＴＳ信号と、ＣＰＵ３
４が出力するアドレスＡ３１−０をデコーダ６１でデコ
ードして得られるメモリセレクト信号ＭＳとを入力し、
メインメモリ３８に供給するロウアドレスのラッチタイ
ミングを与えるＲＡＳ信号、カラムアドレスのラッチタ
イミングを与えるＣＡＳ信号、およびマルチプレクサ６
２に与えるロウアドレス／カラムアドレスを選択するＳ
ＥＬ信号を出力するものである。

上記デコーダ６１は、アドレスＡ３１−０の上位置の複
数ビットを入力し、メモリセレクト信号としてのＭＳ信
号をＤ−ＲＡＭコントローラ６゜に出力するものである
。また、上記マルチプレクサ６２は、アドレスＡ３１−
０の下位側の複数ビットを入力し、Ｄ−ＲＡＭコントロ
ーラ６ｏがらのロウアドレス／カラムアドレスの選択を
指示するＳＥＬ信号に従って、上記下位側の複数ビット
を２分割して時分割でメインメモリ３８に供給するもの
である。

アドレスレジスタ（判定手段）６３は、ＣＰＵ３４が出
力するアドレスＡ３１−０を、上記ＮＡ倍信号アクティ
ブ（低レベル）になったタイミングでセットして保存す
るものである。このアドレスレジスタ６３の出力は加算
器６４に出力されるようになっている。加算器（判定手
段）６４は、上記アドレスレジスタ６３の出力の下位が
ら３ビツト目（アドレスＡ２に相当する位置）に１を加
えて出力するものである。この加算器６４の出方は、比
較器６５の一方の入力に供給されるようになっている。

上記比較器（判定手段）６５の他方の入力には、ＣＰＵ
３４からのアドレスＡ３１−０が入力され、上記加算器
６４の出力とを常時比較している。そして、上記両入力
が一致した場合は一致を表わすＭＡＴＣＨ信号を出力す
るようになっている。このＭＡＴＣＨ信号は、ＣＰＵ３
４が先回に出力したアドレスＡ３１−０と今回出力した
アドレスＡ３１−０とが連続している旨を表わすもので
、Ｄ−ＲＡＭコントローラ６０およびデータレジスタコ
ントローラ６６に供給されるようになっている。

データレジスタコントローラ（制御手段）６６は、上記
ＭＡＴＣＨ信号およびアドレス八３１−〇の下位から第
３ビツト目のアドレスＡ３をインバータ６９により反転
した信号を入力し、バッファ６７の出力をイネーブルに
するＥＯ倍信号データレジスタ６８の出力をイネーブル
にするＥ１信号、およびＤ−ＲＡＭＵからのデータをラ
ッチするタイミングを与えるＥＮ信号を生成して出力す
るものである。

メインメモリ（記憶手段）３８は、最初の３２ビット（
４バイト）となるＤ−ＲＡＭＬ　（第１のアクセス単位
）と、次の３２ビツト（４バイト）となるＤ−ＲＡＭＵ
　（第２のアクセス単位）とにより構成されており、こ
のメインメモリ３８からデータを読出す際は、上記Ｄ−
ＲＡＭＬおよびＤ−ＲＡＭＵから６４ビツト（８バイト
）のデータとして同時に読出されるようになっている。

バッファ６７は、Ｄ−ＲＡＭＬから読出されたデータＤ
Ｌ３１−０をデータレジスタコントローラ６６からのイ
ネーブル信号ＥＯに応じてデータバスＤ３１−０に出力
するものである。また、データレジスタ（保持手段）６
８は、Ｄ−ＲＡＭＵから読出されたデータＤＵ３１−０
をデータレジスタコントローラ６６からのラッチ信号Ｅ
Ｎに同期してセットするとともに、データレジスタコン
トローラ６６からのイネーブル信号Ｅ１に応じてデータ
バスＤ３１−０に出力するものである。

また、データレジスタコントローラ６６の内部に設けら
れるフラグＦ　ＬＡＧは、メインメモリ３８から同時に
読出される８バイトのデータのうち、アドレスが上位側
の４バイト（Ｄ−ＲＡＭＵから読出されたデータ）が、
次のデータとして使用できるか否かを示すもので、ＡＤ
Ｓ信号がアクティブ（低レベル）であって、アドレスＡ
３１０のうち下位から３ビツト目のアドレスＡ２がゼロ
であるという条件でセットされるものである。

次に、このような構成において、第２図を参照してメイ
ンメモリ３８から連続したアドレスに格納されている命
令をフェッチする場合の動作について説明する。

この装置では、クロックＴｉ（ｉ−１，２，・・・）の
２倍のサイクルが最短のバスサイクルであり、最も効率
良＜　ＣＰＵ３４を動作させるには、アドレスＡ３１−
０、すなわちＡＤＳ信号が２クロツクに１回の割合いで
出力されなければならない。

第２図は、初回のアクセス以外は、最も効率良く動作し
ている・場合を示している。

まず、クロックＴＯの期間で、ＣＰＵ３４がアドレスＡ
３１−０を出力する旨のＡＤＳ信号に引き続いてアドレ
スＡ　３１−０として「０」を出力すると、このアドレ
スＡ３１−０の上位側の複数ビットがデコーダ６１でデ
コードされてメモリセレクト信号ＭＳとしてＤ−ＲＡＭ
コントローラ６０に供給される。同時に、上記ＡＤＳ信
号および図示しないステータス信号ＳＴＳもＤ−ＲＡＭ
コントロータ６０に供給される。これらＭＳ信号、ＡＤ
Ｓ信号、およびＳＴＳ信号が供給され、かつ比較器６５
からのＭＡＴＣＨ信号がアドレス一致を示していない（
低レベル）ことにより、次のクロックＴ１において、Ｄ
−ＲＡＭコントローラ６０からマルチプレクサ６２の切
換えタイミング指示するＳＥＬ信号、およびＲＡＳ信号
、ＣＡＳ信号が出力される。すなわち、まず、アドレス
Ａ３１−０の下位側の複数ビットのうちメインメモリ３
８を構成するメモリ素子のロウアドレスとなる部分を選
択してメインメモリ３８に供給するとともに、このロウ
アドレスのラッチタイミングを与えるＲＡＳ信号を送出
し、上記ロウアドレスをメモリ素子内部のラッチにラッ
チせしめる。つづいて、上記ＳＥＬ信号を切換えること
によりアドレスＡ３１−０の下位側の複数ビットのうち
メモリ素子のカラムアドレスとなる部分を選択してメイ
ンメモリ３８に供給するとともに、このカラムアドレス
のラッチタイミングを与えるＣＡＳ信号を送出し、上記
カラムアドレスをメモリ素子内部のラッチにラッチせし
める。これによりメインメモリ３８の記憶内容の読出し
が開始される。

一方、クロックＴｏの後縁で、ＡＤＳ信号が低レベルで
あり、かつアドレスＡ３１−０の下位から３番目のアド
レスＡ２が「０」であるので、データレジスタコントロ
ーラ６６の内部に設けられたフラグ信号ＦＬＡＧがセッ
トされる。また、アドレスＡ３１−０の内容「０」がア
ドレスレジスタ６３にセットされる。これにより加算器
６４は「４」を出力している状態になる。また、ＤＲＡ
Ｍコントローラ６０からは、次のアドレスを出すことを
許可するＮＡ倍信号ＣＰＵ３４に供給される。

次いで、クロックＴ２の期間では、Ｄ−ＲＡＭコントロ
ーラ６０は、メモリ素子の性能によって決定される所定
時間（アドレス・アクセス・タイム）が経過した後、デ
ータが読出された旨を示すＲＥＡＤＹ信号を出力し、バ
スサイクルが終了したことをＣＰＵ３４に知らせる。こ
の際、データレジスタコントローラ６６は、ＦＬＡＧ信
号が高レベルであり、かつＭＡＴＣＨ信号が有意になっ
ていない（低レベル）であるという条件でイネーブル信
号ＥＯを出力し、これにより、Ｄ−ＲＡＭＬから読出さ
れたデータがバッファ６７を経由してデータＤ３１−０
として出力される。

ＣＰ　Ｕ　３４　ハ、コノデータＤ３１−ｏの内容を命
令コードとして解釈・実行することになる。

また、クロックＴ２の後縁では、上記と同様の条件で、
データレジスタ６８のラッチタイミングを与えるラッチ
信号ＥＮが出力され、Ｄ−ＲＡＭＵから読出されたデー
タＤＵ３１−０がブタレジスタ６８にセットされる。こ
の際、イネプル信号Ｅ１はアクティブ（低レベル）にな
らないので、このデータレジスタ６８からデータＤ３１
−０がＣＰＵ３４へ供給されることはない。

一方、このクロックＴ２期間では、上記クロックＴＯの
期間の場合と同様に、アドレスＡ３１０を出力する旨の
ＡＤＳ信号に引き続いてアドレスＡ３１−０として「４
」が出力され、このアドレスＡ３１−０の上位側の複数
ビットがデコーダ６１でデコードされてメモリセレクト
信号ＭＳとしてＤ−ＲＡＭコントローラ６０に供給され
る。

同時に、上記ＡＤＳ信号および図示しないステータス信
号ＳＴＳもＤ−ＲＡＭコントロータ６０に供給される。

しかしながら、これらＡＤＳ信号、ＭＳ信号およびＳＴ
Ｓ信号が供給されても、比較器６５からのＭＡＴＣＨ信
号がアドレス一致を示している（高レベル）ので、次の
クロックＴ３においてはメモリアクセス動作に入らない
。すなわち、Ｄ−ＲＡＭコントローラ６０からマルチプ
レクサ６２の切換えタイミング指示するＳＥＬ信号、お
よびＲＡＳ信号、ＣＡＳ信号は出力されない。

すなわち、クロックＴ２の後半においては、アドレスレ
ジスタ６３の内容は「０」になっており、したがって加
算器６４からは「４」が出力されている。一方、ＣＰＵ
３４から出力されているアドレスＡ３１−０は「４」で
あり、比較器６５が出力するＭＡＴＣＨ信号は高レベル
となり、これにより次のクロックＴ３期間で出力される
べき上記ＳＥＬ信号、ＲＡＳ信号、ＣＡＳ信号の出力が
抑止されることになる。

一方、クロックＴ２の後縁で、ＡＤＳ信号が低レベルで
あり、かつアドレスＡ３１−０の下位から３番目のアド
レスＡ２が「１」であるので、データレジスタコントロ
ーラ６６の内部に設けられたフラグ信号ＦＬＡＧがリセ
ットされる。また、アドレスＡ３１−０の内容「４」が
アドレスレジスタ６３にセットされる。これにより加算
器６４は「８」を出力するので、ＭＡＴＣＨ信号は低レ
ベルになり、アドレス一致がないことを示す。また、Ｄ
−ＲＡＭコントローラ６０は、次のアドレスを出すこと
を許可するＮＡ倍信号ＣＰＵ３４に供給する。

次いで、クロックＴ４では、Ｄ−ＲＡＭコント０−ラ６
０は、上記ＭＡＴＣＨ信号が低レベルであることにより
メモリアクセスの有無と無関係にＲＥＡＤＹ信号を出力
する。この際、データレジスタコントローラ６６は、Ｆ
ＬＡＧ信号が低レベルであり、かつＭＡＴＣＨ信号が有
意になっていない（低レベル）であるという条件でイネ
ーブル信号Ｅ１を出力し、これにより、データレジスタ
６８に記憶されているデータがデータＤ３１−０として
出力される。ＣＰＵ３４は、このデータＤ３１−０の内
容を命令コードとして解釈・実行することになる。

一方、このクロックＴ４期間では、上記クロックＴＯの
期間の場合と同様に、アドレスＡ３１０を出力する旨の
ＡＤＳ信号に引き続いてアドレスＡ３１−０として「８
」が出力され、このアドレスＡ３１−０の上位複数ビッ
トがデコーダ６１でデコードされてメモリセレクト信号
ＭＳとしてＤ−ＲＡＭコントローラ６０に供給される。

同時に、上記ＡＤＳ信号および図示しないステータス信
号ＳＴＳもＤ−ＲＡＭコントロータ６ｏに供給される。

以下の動作は、上記クロックＴＯで説明したと同様に、
実際のメモリアクセスを行なう場合と同様であるので省
略する。

上記したように、メインメモリ３８を、ＣＰＵ３４が指
定するデータ幅の２倍の単位で読出し、次に読出すであ
ろうデータはデータレジスタ６８に記憶してしておき、
次にデータ読出し指定があった際に、前回に記憶してお
いたアドレスＡ３１−〇に「４」　（アドレスＡ２に「
１」）を加えた値と今回使用されたアドレスＡ３１−０
とを比較することにより連続的な読出しであることを判
断した時は、上記データレジスタ６８からデータを読出
すようにしたので、キャッシュメモリを使用した場合に
比較し大幅なハードウェアの節減と回路の簡単化ができ
、さらに、キャッシュメモリを設けた場合に匹敵する高
速アクセスを実現できるものとなっている。

上記のように構成されるメインメモリ制御部３９は、第
３図に示すように、ＣＰＵ３４が制御バス３０を介して
メインメモリ３８から命令コドを読出す場合には、必ず
経由されるようになっている。これにより、メインメモ
リ３８からの命令フェッチは高速に行なわれ、したがっ
て、プログラムの高速実行が可能となっており、画像情
報処理装置全体の処理速度の高速化が実現されている。

なお、上記実施例では、３２ビツト構成のＣＰＵを用い
、データバスが３２ビツトであり、同時に読出すデータ
が６４ビツト（８バイト）の場合について説明したが、
これに限定されるものでなく、１６ビツト構成のＣＰＵ
を用いて１６ビツトのデータバスを用い、同時に読出す
データが３２ビツト（４バイト）の場合、８ビツト構成
のＣＰＵを用いて８ビツトのデータバスを用い、同時に
読出すデータが１６ビツト（２バイト）の場合等にも同
様に適用できるものであり、上記実施例と同様の効果を
奏するものである。

また、上記実施例では、命令フェッチの場合について説
明したが、連続する多数バイトのオペランドフェッチの
場合にも同様に適用でき、この場合も上記実施例と同様
の効果を奏する。

さらに、上記実施例では、ＣＰＵがメインメモリから情
報を読出す場合について説明したが、これに限定されず
、例えばチャネルがメインメモリから情報を読出す場合
にも適用でき、この場合も上記実施例と同様の効果を奏
する。

［発明の効果コ 以上詳述したようにこの発明によれば、簡単かつ安価な
構成であるにも拘らず、キャッシュメモリを採用したと
同等の高速アクセスが可能なメモリ制御装置および高速
処理が可能な画像情報処理装置を提供できる。

【図面の簡単な説明】

第１図ないし第３図はこの発明の一実施例を示すもので
、第１図はメモリ制御装置の電気回路の構成を概略的に
示すブロッＡ旨第２図は動作を説明するためのタミング
チャート、第３図は画像情報処理装置の構成を概略的に
示すブロック図であり、第４図は従来のメモリ制御装置
の一例を示す図である。 ３４・・・ＣＰＵ　（処理手段）、３８・・・メインメ
モリ（記憶手段）、３９・・・メインメモリ制御部（記
憶制御手段）、６０・・・Ｄ−ＲＡＭコントローラ（制
御手段）、６３・・・アドレスレジスタ（判定手段）、
６４・・・加算器（判定手段）、６５・・・比較器（判
定手段）、６６・・・データレジスタコントロラ（制御
手段）、６８・・・データレジスタ（保持手段）。

Claims (2)

【特許請求の範囲】
1. （１）第１のアクセス単位と、この第１のアクセス単位
   に連続する第２のアクセス単位に記憶されている情報を
   同時に読出すことのできる記憶手段と、 この記憶手段の前記第２のアクセス単位から読出した情
   報を保持する保持手段と、 前記記憶手段に対する読出し要求が、前記第１のアクセ
   ス単位に対するものか第２のアクセス単位に対するもの
   かを判定する判定手段と、 この判定手段により前記第１のアクセス単位に対する読
   出し要求と判定された際、前記記憶手段の前記第１のア
   クセス単位から読出した情報を出力すると同時に前記第
   ２のアクセス単位から読出した情報を前記保持手段に保
   持し、前記判定手段により前記第２のアクセス単位に対
   する読出し要求と判定された際、前記保持手段に保持し
   ている情報を出力する制御手段と を具備したことを特徴とするメモリ制御装置。
2. （２）画像情報を記録する記録媒体と、 この記録媒体に対する画像情報の記録・再生処理を行な
   う処理手段と、 この処理手段の処理手順を記憶した記憶手段と、この記
   憶手段からの前記処理手順の高速読出しを制御する記憶
   制御手段と を具備したことを特徴とする画像情報処理装置。