JPH02255915A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば画像情報処理装置等において、プロ
グラム等が記憶されたメモリ装置のアクセス制御に用い
られるメモリ制御装置に関する。

（従来の技術） 近年、多量に発生する文書などの画像情報をスキャナ（
２次元走査装置）によって読取り、この読取った画像情
報を光ディスクに記憶し、この記憶されている任意の画
像情報を検索して読出し、それを出力装置たとえばＣＲ
Ｔデイスプレィ装置あるいは記録装置で目視し得る状態
に出力する画像情報処理装置が実用化されている。

このような画像情報処理装置では、光デイスク装置から
読出した情報を処理したり、検索したりするプロセッサ
としてマイクロコンピュータ（以下、ｒＣＰＵＪという
。）が用いられている。そして、かかるＣＰＵを動作さ
せるプログラムは、画像情報処理装置の内部に設けられ
た、例えばＤ−ＲＡＭ　（ダイナミック−ランダムアク
セスメモリ素子）から成るメインメモリに格納されるよ
うになっている。

一方、近年の技術の目覚ましい進歩に伴って、上記ＣＰ
Ｕの著しい高速化が実現されている。しかしながら、上
記Ｄ−ＲＡＭのアクセス速度は顕著な改善がなされてお
らず、この結果、ＣＰＵの処理速度とのアンバランスが
生じ、高速動作可能なＣＰＵの性能を十分活用できない
という事態が生じている。かかる事態を回避するために
は、高速アクセス可能な、例えばＳ−ＲＡＭ（スタティ
ック−ランダムアクセスメモリ素子）を使用して上記メ
インメモリを構成すれば良いが、この５−ＲＡＭは高価
であり、大容量を必要とするメインメモリには適さない
。

そこで、上記ＣＰＵとメインメモリとの間に小容量で高
速アクセス可能なキャッシュメモリを設け、メモリの階
層構造を採ることにより実質的なメモリアクセスの高速
化を図るものが考えられている。すなわち、ＣＰＵがメ
インメモリがら情報を読出す際は、予め、アクセスする
メモリ領域近傍の情報をキャッシュメモリに移しておき
、実際の情報の読出しはキャッシュメモリがら行なうこ
とにより高速化を図るというものである。また、このキ
ャッシュメモリの内容が変更された場合は、キャッシュ
メモリの内容をメインメモリに戻して情報が矛盾するの
を防ぐようになっている。このようなキャッシュメモリ
へのアクセス、メインメモリからキャッシュメモリへの
情報のロード、あるいはキャッシュメモリからメインメ
モリへの情報のストア等の動作は、キャッシュコントロ
ーラによって行なうようになっている。

しかしながら、このようなキャッシュメモリを採用する
システムは、キャッシュコントローラの回路が複雑かつ
膨大になるので、これを適用した画像情報処理装置も大
規模になるとともに高価になるという欠点がある。一方
、ＣＰＵによるメモリアクセスの大部分がプログラム・
コードの読出しく命令フェッチ）であり、この命令フェ
ッチのみを高速化することにより、画像情報処理装置全
体としてかなりの高速化ができることを考えると、上記
キャッシュメモリを採用する構成は、小規模のシステム
には好適とは言えない。

そこで、プログラム−コードはメインメモリに連続して
格納され、かつ、実行の際はアドレス昇順に順次読出し
て実行されることが多いという特性に着目し、メインメ
モリからのプログラム・コードの読出しを、システムの
バス幅等により決定されるアクセス単位（同時に読出し
又は書込みを行なう情報のビット幅）の２倍とし、余分
に読出したプログラム・コードはレジスタに保存してお
き、次回の命令フェッチは上記レジスタから読出すこと
により命令実行の高速化を図るものが本発明者により考
えられている。

しかしながら、上記方式では、プログラム・コードが連
続している場合は非常に有効であるが、例えば分岐命令
の実行等、プログラム・シーケンスを変更する状態が発
生した場合は上記レジスタに蓄えられている先読みした
プログラム・コードは使えず、この場合は、再度メイン
メモリからプログラム・コードの読出しを行なう必要が
あるので高速化の障害になっている。特に、プログラム
の標準化、プログラム作成の効率化、デバッグの効率化
等を図るためにサブルーチンが多用されている現状にあ
っては、サブルーチンのコール及びリターンに伴う分岐
が発生する頻度は無視できないものとなっており、これ
らが処理速度を低下させているという問題点があった。

（発明が解決しようとする課題） この発明のメモリ制御装置は、上記したように、メイン
メモリとＣＰＵの動作速度のアンバランスを是正するめ
にキャッシュメモリを採用するものは回路が複雑かつ膨
大になるので、簡単な先読み手段を設けて高速化を図ろ
うとするもが考えられているが、これはサブルーチン実
行時に先読みした情報を使用できず、実行速度の顕著な
改善が得られないという問題点を解消するためになされ
たもので、簡単かつ安価な構成であるにも拘らずサブル
ーチン実行時の実行速度の低下を防止してキャッシュメ
モリを採用したと同等の高速アクセスが可能なメモリ制
御装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明のメモリ制御装置は、この第１のアクセス単位
に連続する第２のアクセス単位に記憶されている情報を
同時に読出すことのできる記憶手段と、この記憶手段の
前記第２のアクセス単位に対応する複数のアドレス情報
を保持する第１の保持手段と、前記記憶手段の前記第２
のアクセス単位から読出した情報を前記第１の保持手段
の複数のアドレス情報にそれぞれ対応して保持する第２
の保持手段と、前記記憶手段に対する読出し要求が、前
記第１の保持手段に保持されているいずれかのアドレス
情報に対応するものか否かを判定する判定手段と、この
判定手段により前記記憶手段に対する読出し要求が、前
記第１の保持手段に保持されているいずれかのアドレス
情報に対応するものでないことが判定された際、前記記
憶手段の前記第１のアクセス単位から読出した情報を出
力すると同時に、当該アドレス情報を前記第１の保持手
段に、前記第２のアクセス単位から読出した情報を前記
第２の保持手段にそれぞれ保持し、前記判定手段により
前記第１の保持手段に保持されているいずれかのアドレ
ス情報に対応するものであることが判定された際、当該
アドレス情報に対応する前記第２の保持手段に保持して
いる情報を出力する制御手段とを具備したことを特徴と
する。

（作用） この発明のメモリ制御装置は、例えばＣＰＵやチャネル
が記憶手段から情報を読出す時は、連続した領域を読出
す確率が高く、かつ命令実行時のサブルーチンからリタ
ーンする際も上記連続した領域から読出すという特性に
着目し、１回目の読出しで目標とするアクセス単位を読
出す際、そのアクセス単位に連続する次のアクセス単位
をも読出して当該アクセス単位に対応するアドレス情報
を第１の保持手段に保持するとともに、読出した情報を
第２の保持手段に保持しておき、以降の読出しにおいて
は、記憶手段にアクセスするアドレス情報が上記第１の
保持手段に保持されているドレス情報のいずれかに対応
した場合は、上記第２の保持手段から情報を読出すこと
により、実際の記憶手段からの読出し回数を減らしたも
のである。これにより、簡単な構成であるにも拘らず、
通常の命令実行時のみならずサブルーチンからのリター
の際も先読みした情報を使用することができ、アクセス
速度の遅い記憶手段からの読出しを高速に行なうことが
できるものとなっている。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第３図はこの発明のメモリ制御装置を適用した画像情報
処理装置の構成例を示すものである。

すなわち、上記画像情報処理装置は、制御モジュール１
０、メモリモジュール１２、画像処理モジュール１４、
通信制御モジュール１６、スキャナ装置１８、光ディス
ク（記録媒体）２０並びに光デイスク装置２２、キーボ
ード２３、ＣＲＴデイスプレィ装置２４、プリンタ装置
２５、磁気ディスク２６並びに磁気ディスク装置２７、
マウス２９、システムバス３０、および画像バス３２に
よって構成されている。

制御モジュール１０は、画像情報の記憶、検索および編
集処理等の各種処理を行うＣＰＵ　（処理手段）３４、
および光デイスク装置２２、磁気ディスク装置２７とＣ
ＰＵ３４を接続するインターフェース回路３６から構成
されている。また、ＣＰＵ３４には、キーボード２３お
よびマウス２９が接続されている。

メモリモジュール１２は、画像情報の記憶、検索、編集
等の各種処理プログラム及び管理情報等を記憶するメイ
ンメモリ３８、このメインメモリ３８へのアクセスを制
御するメモリ制御装置としてのメインメモリ制御部３９
、Ａ４サイズの原稿数頁分の画像情報に対応する記憶容
量を有する画像メモリとしてのページメモリ４０、およ
び表示用インターフェースとしての表示メモリ４２と表
示制御部４４などから構成されている。

メインメモリ制御部３９は、上記メインメモリ３８から
のデータの読出し、およびメインメモリ３８へのデータ
の書込み等の制御を行なうもので、後述する命令フェッ
チ時の高速アクセスを可能にする回路等が含まれている
。このメインメモリ制御部３９の詳細については後述す
る。また、上記ページメモリ４０の一部には、バッファ
メモリ領域４０ａが設けられている。このバッファメモ
リ領域４０ａは図示しないカウンタによって書込み、読
出しの制御がなされる。ページメモリ４０は、例えば光
ディスク２０に記憶する画像情報や光ディスク２０から
読出された画像情報を一時記憶するメモリである。また
表示メモリ４２には、ＣＲＴデイスプレィ装置２４に形
成される表示ウィンドウ（図示せず）内に実際に表示さ
れる画像情報、即ちページメモリ４０の画像情報に対し
て拡大、縮小、回転、挿入、あるいは白黒反転等を施さ
れた画像情報が記憶されるものである。表示制御部４４
は、ＣＲＴデイスプレィ装置２４の表示処理の制御等を
行うものである。

画像処理モジュール１４は、画像情報の拡大、縮小を行
う拡大縮小回路４６、画像情報を縦横変換することによ
り、画像情報の回転処理を行う縦横変換回路４８、画像
情報ｐ圧縮（冗長度を少なくする）および伸長（少なく
された冗長度を元に戻す）による符号化処理を施す圧縮
伸長回路（ＣＯＤＥＣ）５０、スキャナ装置１８用のス
キャナインターフェース５２、プリンタ装置２５用のプ
リンタインターフェース５４、および拡大縮小回路４６
及び縦横変換回路４８と、圧縮伸長回路５０、スキャナ
インターフェース５２、及びプリンタインターフェース
５４とを接続する内部バス５６によって構成されている
。

通信制御モジュール１６は、例えばＬＡＮに接続される
Ｂ　ＣＰ　（Ｂ　ｕｓ　　Ｃｏｍａ＋ｕｎｉｅａｔｉｏ
ｎＰ　ｒｏｃｅｓｓｏｒ）等の通信インターフェース５
８によって構成されている。また、通信制御モジュール
１６には、ＦＣＰ　（ファクシミリ接続機構）、パソコ
ン等の外部機器とのインターフェースを介して接続され
るＵ　ＣＰ　（Ｕ　ｎ１ｖｅｒｓａｌＣｏｇａｕｎｌｅ
ａｔｌｏｎ　　Ｐ　ｒｏｃｅｓｓｏｒ）が設けられたも
のであっても良い。この通信制御モジュール１６は、通
信回線を介して送信されてきた検索情報をメインメモリ
３８へ供給したり、送信されてきた検索情報に対応した
画像情報を送信する。さらに、光ディスク２０に記憶す
る画像情報をページメモリ４０へ供給するとともに、画
像情報に対応した検索情報をメインメモリ３８へ供給す
るものである。

システムバス３０は、各種装置間の制御情報送受用のバ
スであり、制御モジュール１０、メモリモジュール１２
、画像処理モジュール１４、および通信制御モジュール
１６の間を相互に接続するものである。また、画像バス
３２は画像情報送受用のバスであり、メモリモジュール
１２、画像処理モジュール１４、および通信制御モジュ
ール１６の間を相互に接続するものである。

スキャナ装置１８はたとえば２次元走査装置で、原稿（
文書）上をレーザビーム光で２次元走査することにより
、原稿上の画像情報に応じた電気信号を得るものである
。

光デイスク装置２２は、スキャナ装置１８で読取られた
画像情報などを光ディスク２０に順次記憶するとともに
、キーボード２３等によって指定される検索情報に対応
した画像情報を光ディスク２０から検索するものである
。

キーボード２３は、光ディスク２０に記憶する画像情報
に対応する固有の検索情報及び記憶、検索、編集処理等
の各種動作指令を入力するものである。また、マウス２
９は、たとえばＣＲＴデイスプレィ装置２４上の表示ウ
ィンドウ上に表示されるカーソル（図示せず）を上下、
左右方向に任意に移動させ、所望の位置で指示を与える
ことにより、カーソルが位置している表示内容（種々の
動作モード、編集画像のための領域指定またはアイコン
等）を選択または指示するものである。

ＣＲＴデイスプレィ装置（陰極線管表示装置）２４は、
スキャナ装置１８で読取られた画像情報や光ディスク２
０から検索された画像情報を表示するものである。この
ＣＲＴデイスプレィ装置２４は、画像情報を表示する表
示領域に最大４つのウィンドウ（図示せず）が形成され
ており、４つの画像情報を同時に表示することができる
マルチウィンドウ型表示装置である。この各表示ウィン
ドウに表示された画像情報は、各々独立して画像の拡大
、縮小、回転、スクロール等の処理が行われるようにな
っている。

プリンタ装置２５は、スキャナ装置１８で読取られた画
像情報や先ディスク２０から検索された画像情報、ある
いはＣＲＴデイスプレィ装置２４で表示している画像情
報を印字出力（）１−トコピー）するものである。

磁気ディスク装置２７は、この磁気ディスク装置２７に
装着された磁気ディスク２８に各種処理プログラムを記
憶するとともに、キーボード２３から入力された検索情
報とこの検索情報に対応する画像情報が記憶される光デ
イスク２０上の記憶アドレス、画像サイズ等からなる検
索データを記憶するものである。

次に、メモリモジュール１２内のメインメモリ３８にア
クセスするメモリ制御装置としてのメインメモリ制御部
３９の詳細について、第１図に示すブロック図を参照し
て説明する。なお、第１図は、説明を簡単にするために
、リード系のバスのみについて記載している。

図において、ＣＰＵ　（中央処理装置）３４は、例えば
３２ビツト構成のマイクロコンピュータであり、３２ビ
ツトのアドレスＡ３１−０と３２ビツトのデータＤ３１
−０を取り扱うことができるものである。なお、上記ア
ドレスＡ３１−０は、バイト単位に１つのアドレスが付
されるバイトアドレスを表わすものとする。

このＣＰＵ３４からは、アクセス位置を特定するアドレ
スＡ３１−０、このアドレスＡ３１−０を出力する旨を
示す制御信号ＡＤＳ、およびアクセスの対象がメインメ
モリ３８であるか入出力装置（図示しない）であるか、
あるいはアクセスがリードなのかライトなのか等を指示
するステータス信号ＳＴＳが出力されるようになってい
る。これら制御信号ＡＤＳおよびステータス信号ＳＴＳ
ハＤ　−ＲＡ　Ｍコントローラ６０に供給されるように
なっている。また、このＣＰＵ３４へは、メインメモリ
３８からのデータＤ３１−０、バスサイクルの終りを示
すＲＥＡＤＹ信号、および、このＲＥＡＤＹ信号に先だ
って、ＣＰＵ３４に対して次のアドレスＡ３１−０の出
力を許可するＮＡ倍信号入力されるようになっている。

このＲＥＡＤＹ信号およびＮＡ倍信号、上記り−ＲＡＭ
コントローラ６０から出力されるようになっている。

上記Ｄ−ＲＡＭコントローラ（制御手段）６０は、ＣＰ
Ｕ３４からのＡＤＳ信号およびＳＴＳ信号と、ＣＰＵ３
４が出力するアドレスＡ３１−０をデコーダ６１でデコ
ードして得られるメモリセレクト信号ＭＳと、ＯＲゲー
ト７１が出力するＭＡＴＣＨ信号とを入力し、メインメ
モリ３８に供給するロウアドレスのラッチタイミングを
与えるＲＡＳ信号、カラムアドレスのラッチタイミング
を与えるＣＡＳ信号、およびマルチプレクサ６２に与え
るロウアドレス／カラムアドレスを選択するＳＥＬ信号
を出力するものである。

上記デコーダ６１は、アドレスＡ３１−０の上位側の複
数ビットを入力し、メモリセレクト信号としてのＭＳ信
号をＤ−ＲＡＭコントローラ６０に出力するものである
。また、上記マルチプレクサ６２は、アドレスＡ３１−
０の下位側の複数ビットを入力し、Ｄ−ＲＡＭコントロ
ーラ６０からのロウアドレス／カラムアドレスの選択を
指示するＳＥＬ信号に従って、上記下位側の複数ビット
を２分割して時分割でメインメモリ３８に供給するもの
である。

アドレスレジスタ（第１の保持手段＞　６３−１〜６３
−ｎは、ＣＰＵ３４が出力するアドレスＡ３１−０を、
上記ＮＡ倍信号アクティブ（低レベル）になったタイミ
ングでセットして保存するものである。このアドレスレ
ジスタ６３−１〜６３−ｎのそれぞれの出力は加算器６
４−１〜６４−ｎに出力されるようになっている。加算
器（判定手段）６４−１〜６４−ｎは、上記アドレスレ
ジスタ６３−１〜６３−ｎの出力の下位から３ビツト目
（アドレスＡ２に相当する位置）に１を加えて出力する
ものである。この加算器６４−１〜６４−ｎの出力は、
それぞれ比較器６５−１〜６５−ｎの一方の人力に供給
されるようになっている。

上記比較器（判定手段）６５−１〜６５−ｎの他方の入
力には、ＣＰＵ３４からのアドレスＡ３４−０が入力さ
れ、上記加算器６４−１〜６４−ｎの出力とを常時比較
するようになっている。そして、上記両人力が一致した
場合は一致を表わすＭＡＴＩ〜Ｍ　Ａ　Ｔ　ｎ信号を出
力するようになっている。このＭＡＴＩ〜Ｍ　Ａ　Ｔ　
ｎ信号は、アドレスレジスタ６３−１〜６３−ｎの内容
をインクリメントした値と今回出力したアドレスＡ３１
−〇とが一致し、後述するデータレジスタ６８−１〜６
８−ｎに、該当するデータが保持されている旨を表わす
ものである。これらＭＡＴＩ〜Ｍ　Ａ　Ｔ　ｎ信号はデ
ータレジスタコントローラ６６に供給されるとともに、
ＯＲゲート７１に供給され、このＯＲゲートで論理和を
とられた信号がＭＡＴＣＨ信号としてアドレスレジスタ
コントローラ７０及びＤ−ＲＡＭコントローラ６０に供
給されるようになっている。

アドレスレジスタコントローラ（制御手段）７０は、上
記ＭＡ　Ｔ　Ｃｎ信号を入力し、ＣＰＵ３４が出力する
アドレスＡ３１−０とアドレスレジスタ６３−１〜６３
−ｎのいずれかとが一致していないことを判断した場合
は、前のサイクルのアドレスをそのサイクルで使用した
アドレスレジスタ６３−１〜６３−ｎに保存しておくた
めに、アドレスレジスタ６３−１〜６３−ｎのイネーブ
ル信号ＲＥＩ〜ＲＥｎの出力を中止する。例えば、アド
レスレジスタ６３−１を使用していた場合は、イネーブ
ル信号ＲＥＩをディセーブルにする。そして、現在のバ
スサイクルのアドレスを次のアドレスレジスタ６３−２
に保存するために、イネーブル信号ＲＥ２をイネーブル
にする。このように、アドレスレジスタコントローラ７
０は、アドレスレジスタ６３−１〜６３−〇の切換を、
レジスタ番号（１〜ｎ）の若い順に行ない、最後のアド
レスレジスタ６３−ｎが使用された状態でＭＡＴＣＨ信
号がイネーブルになるとアドレスレジスタ６３−１に戻
り、再びレジスタ番号の若い順にレジスタ内のアドレス
情報の更新を行なう。

以下同様にして、サイクリックに各アドレスレジスタ６
３−１〜６３−〇の使用を繰返すようになっている。

データレジスタコントローラ（制御手段）６６は、上記
ＭＡＴＩ〜Ｍ　Ａ　Ｔ　ｎ信号およびアドレスＡ３１−
０の下位から第３ビツト目のアドレスＡ３をインバータ
６９により反転した信号を入力し、バッフ７６７の出力
をイネーブルにするＥＯ倍信号データレジスタ６８−１
〜６８−ｎの各出力をイネーブルにするＥ１〜Ｅｎ信号
、およびＤ−ＲＡＭＵからのデータをラッチするタイミ
ングを与えるＥ　Ｎ　１　＝　Ｅ　Ｎ　ｎ信号を生成し
て出力するものである。

メインメモリ（記憶手段）３８は、最初の３２ビツト（
４バイト）となるＤ−ＲＡＭＬ　（第１のアクセス単位
）と、次の３２ビツト（４バイト）となるＤ−ＲＡＭＵ
　（第２のアクセス単位）とにより構成されており、こ
のメインメモリ３８からデータを読出す際は、上記Ｄ−
ＲＡＭＬおよびＤ−ＲＡＭＵから６４ビツト（８バイト
）のデータとして同時に読出されるようになっている。

バッファ６７は、Ｄ−ＲＡＭＬから読出されたデータＤ
Ｌ３１−０をデータレジスタコントローラ６６からのイ
ネーブル信号ＥＯに応じてデータバスＤ３１−０に出力
するものである。

また、データレジスタ（第２の保持手段）６８１〜６８
−　ｎは、ＭＡＴＩ　〜ＭＡＴｎに対応して、Ｄ−ＲＡ
ＭＵから読出されたデータＤＵ３１−〇をデータレジス
タコントローラ６６からのラッチ信号ＥＮＩ〜ＥＮｎに
同期してセットするとともに、データレジスタコントロ
ーラ６６からのイネーブル信号Ｅ１〜Ｅｎに応じてデー
タバスＤ３１−０に出力するものである。

また、データレジスタコントローラ６６の内部に設けら
れるフラグＦ　ＬＡＧは、メインメモリ３８から同時に
読出される８バイトのデータのうち、上位側の４バイト
（Ｄ−ＲＡＭＵから読出されたデータ）が、次のデータ
として使用できるか否かを示すもので、ＡＤＳ信号がア
クティブ（低レベル）であって、アドレスＡ３１−０の
うち下１立から３ビツト目のアドレスＡ２がゼロである
という条件でセットされるものである。

次に、このような構成において、第２図のタイミングチ
ャートを参照してメインメモリ３８から連続する命令を
フェッチする場合の動作について説明する。

この装置では、クロックＴｉ（ｉ−１，２，・・・）の
２倍のサイクルが最短のバスサイクルであり、最も効率
良＜　ＣＰＵ３４を動作させるには、アドレスＡ３１−
０、すなわちＡＤＳ信号が２クロツクに１回の割合いで
出力されなければならない。

第２図は、初回のアクセス以外は、最も効率良く動作し
ている場合を示している。

まず、クロックＴＯの期間で、ＣＰＵ３４がアドレスＡ
３１−０を出力する旨のＡＤＳ信号に引き続いてアドレ
スＡ３１−０としてｒＯＪを出力すると、このアドレス
Ａ３１−０の上位側の複数ビットがデコーダ６１でデコ
ードされてメモリセレクト（Ｗ　号Ｍ　ＳとしてＤ−Ｒ
ＡＭコントローラ６０に供給される。同時に、上記ＡＤ
Ｓ信号および図示しないステータス信号ＳＴＳもＤ−Ｒ
ＡＭコントロータ６０に供給される。これらＭＳ信号、
ＡＤＳ信号、およびＳＴＳ信号が供給され、がっ比較器
６５−１〜６５−　ｎからのＭＡＴＣＨ信号がアドレス
一致を示していない（低レベル）ことにより、次のクロ
ックＴ１において、Ｄ−ＲＡＭコントローラ６０からマ
ルチプレクサ６２の切換えタイミング指示するＳＥＬ信
号、およびＲＡＳ信号、ＣＡＳ信号が出力される。すな
わち、まず、アドレスＡ３１−０の下位側の複数ビット
のうちメインメモリ３８を構成するメモリ素子のロウア
ドレスとなる部分を選択してメインメモリ３８に供給す
るとともに、このロウアドレスのラッチタイミングを与
えるＲＡＳ信号を送出し、上記ロウアドレスをメモリ素
子内部のラッチにラッチせしめる。つづいて、上記ＳＥ
Ｌ信号を切換えることによりアドレスＡ３１−０の下位
側の複数ビットのうちメモリ素子のカラムアドレスとな
る部分を選択してメインメモリ３８に供給するとともに
、このカラムアドレスのラッチタイミングを与えるＣＡ
Ｓ信号を送出し、上記カラムアドレスをメモリ素子内部
のラッチにラッチせしめる。これによりメインメモリ３
８の記憶内容の読出しが開始される。

一方、クロックＴＯの後縁で、ＡＤＳ信号が低レベルで
あり、かつアドレスＡ３１−０の下位から３番目のアド
レスＡ２が「０」であるので、データレジスタコントロ
ーラ６６の内部に設けられたフラグ信号ＦＬＡＧがセッ
トされる。また、アドレスＡ３１−０の内容「０」が、
例えばアドレスレジスタ６３−１にセットされる。これ
により加算器６４−１は「４」を出力している状態にな
る。また、Ｄ−ＲＡＭコントローラ６ｏがらは、次のア
ドレスを出すことを許可するＮＡ倍信号ＣＰＵ３４に供
給される。

次いで、クロックＴ２の期間では、Ｄ−ＲＡＭコントロ
ーラ６０は、メモリ素子の性能によって決定される所定
時間（アドレス・アクセス・タイム）が経過した後、デ
ータが読出された旨を示すＲＥＡＤＹ信号を出力し、バ
スサイクルが終了したことをＣＰＵ３４に知らせる。こ
の際、データレジスタコントローラ６６は、ＦＬＡＧ信
号が高レベルであり、かつＭＡＴＣＨ信号が有意になっ
ていない（低レベル）であるという条件でイネーブル信
号ＥＯを出力し、これにより、Ｄ−ＲＡＭＬから読出さ
れたデータがバッファ６７を経由してデータＤ３１−０
として出力される。

ＣＰＵ３４は、このデータＤ３１−０の内容を命令コー
ドとして解釈・実行することになる。

また、クロックＴ２の後縁では、上記と同様の条件で、
データレジスタ６８−１のラッチタイミングを与えるラ
ッチ信号ＥＮＩが出力され、Ｄ−ＲＡＭＵから読出され
たデータＤＵ３１−０がデータレジスタ６８−１にセッ
トされる。この際、イネーブル信号Ｅ１はアクティブ（
低レベル）にならないので、このデータレジスタ６８−
１からデータＤ３１−０がＣＰＵ３４へ供給されること
はない。

一方、このクロックＴ２期間では、上記クロックＴＯの
期間の場合と同様に、アドレスＡ３１−Ｏを出力する旨
のＡＤＳ信号に引き続いてアドレスＡ３１−０として「
４」が出力され、このアドレスＡ３１−０の上位側の複
数ビットがデコーダ６１でデコードされてメモリセレク
ト信号ＭＳとしてＤ−ＲＡＭコントローラ６０に供給さ
れる。

同時に、上記ＡＤＳ信号および図示しないステータス信
号ＳＴＳもＤ−ＲＡＭコントロータ６０に供給される。

しかしながら、これらＡＤＳ信号、ＭＳ信号およびＳＴ
Ｓ信号が供給されても、比較器６５からのＭＡＴＣＨ信
号がアドレス一致を示している（高レベル）ので、次の
クロックＴ３においてはメモリアクセス動作に入らない
。すなわち、Ｄ−ＲＡＭコントローラ６０からマルチプ
レクサ６２の切換えタイミング指示するＳＥＬ信号、お
よびＲＡＳ信号、ＣＡＳ信号は出力されない。

すなわち、クロックＴ２の後半においては、アドレスレ
ジスタ６３−１の内容は「０」になっており、したがっ
て加算器６４−１からは「４」が出力されている。一方
、ＣＰＵ３４から出力されているアドレスＡ３１−０は
ｒ４Ｊであり、比較器６５が出力するＭＡＴＣＨ信号は
高レベルとなり、これにより次のクロックＴ３期間で出
力されるべき上記ＳＥＬ信号、ＲＡＳ信号、ＣＡＳ信号
の出力が抑止されることになる。

一方、クロックＴ２の後縁で、ＡＤＳ信号が低レベルで
あり、かつアドレスＡ３１−０の下位から３番目のアド
レスＡ２が「１」であるので、データレジスタコントロ
ーラ６６の内部に設けられたフラグ信号ＦＬＡＧがリセ
ットされる。また、アドレスＡ３１−０の内容「４」は
、次のアドレスレジスタ６３−２にセットされる。これ
により加算器６４−２は「８」を出力するので、ＭＡＴ
ＣＨ信号は低レベルになり、アドレス一致がないことを
示す。また、Ｄ−ＲＡＭコントローラ６０は、次のアド
レスを出すことを許可するＮＡ倍信号ＣＰＵ３４に供給
する。

次いで、クロックＴ４では、Ｄ−ＲＡＭコントローラ６
０は、上記ＭＡＴＣＨ信号が低レベルであることにより
メモリアクセスの有無と無関係にＲＥＡＤＹ信号を出力
する。この際、データレジスタコントローラ６６は、Ｆ
ＬＡＧ信号が低レベルであり、かつＭＡＴＣＨ信号が有
意になっていない（低レベル）であるという条件でイネ
ーブル信号Ｅ１を出力し、これにより、データレジスタ
６８に記憶されているデータがデータＤ　３　’１−０
として出力される。ＣＰＵ３４は、このデータＤ３１−
０の内容を命令コードとして解釈・実行することになる
。

一方、このクロックＴ４期間では、上記クロックＴＯの
期間の場合と同様に、アドレスＡ３１−０を出力する旨
のＡＤＳ信号に引き続いてアドレスＡ３１−０として「
８」が出力され、このアドレスＡ３１−０の上位複数ビ
ットがデコーダ６１でデコードされてメモリセレクト信
号ＭＳとしてＤ−ＲＡＭコントローラ６０に供給される
。同時に、上記ＡＤＳ信号および図示しないステータス
信号ＳＴＳもＤ−ＲＡＭコントロータ６０に供給される
。以下の動作は、上記クロックＴＯで説明したと同様に
、実際のメモリアクセスを行なう場合と同様であるので
省略する。

このように、使用するアドレスレジスタ６３−１〜６３
−ｎを順次変更しながら、対応するデータをデータレジ
スタ６８−１〜６８−ｎに順次格納していくので、例え
ばサブルーチンからのリターン（一種の分岐）の場合は
、上記データレジスタロ８−１〜６８−ｎにリターン先
の命令コードが保持されている確率は高く、もし、リタ
ーン先の命令コードが保持されていることが、・比較器
６５−１〜６５−ｎからのＭ　Ａ　Ｔ　１〜Ｍ　Ａ　Ｔ
　ｎ信号がデータレジスタコントローラ６６に供給され
ることにより判定されると、該当するデータレジスタ６
８−１〜６８−ｎに保持しているデータがデータＤ３１
−０として出力される。ＣＰＵ３４は、このデータＤ３
１−０の内容を命令コードとして解釈・実行することに
なる。

上記したように、メインメモリ３８を、ＣＰＵ３４が指
定するデータ幅の２倍の単位で読出し、次に読出すであ
ろうアドレス及びデータは、複数個用意されたアドレス
レジスタ６３−１〜６３−〇及びデータレジスタ６８−
１〜６８−ｎ対のいずれか一対に記憶しておき、次に読
出しが発生した際に、前回に記憶しておいたアドレスと
今回発生したアドレスとを比較することにより今回読出
すべきデータが既にデータレジスタ６８−１〜６８−ｎ
に保存されていることを判断した時は、そのデータレジ
スタ６８−１〜６８−ｎからデータを読出すようにした
ので、アドレス昇順に順次命令を読出す場合は勿論、分
岐命令実行の際も該当するアドレス及びデータ対が保存
されている場合は、実際にメインメモリ３８にアクセス
することなく、上記データレジスタ６８−１〜６８−ｎ
から読出すことができるので、キャッシュメモリを使用
した場合に比較し大幅なハードウェアの節減と回路の簡
単化ができるとともに、キャッシュメモリを設けた場合
に匹敵する高速アクセスを実現できるものとなっている
。なお、サブルーチンをコールする際のリターンアドレ
スは、そのコールした命令の次の命令になるのが一般的
であるので、分岐命令の一種であるリターン命令を実行
した際でもリターン先の命令コードが上記アドレス及び
データレジスタ対に存在する確率は高く、命令実行速度
の高速化に非常に有効なものとなっている。

また、上記のように構成されるメインメモリ制御部３９
は、第３図に示すように、ＣＰＵ３４が制御バス３０を
介してメインメモリ３８から命令コードを読出す場合に
は、必ず経由されるようになっている。これにより、メ
インメモリ３８からの命令フェッチは高速に行なわれ、
したがって、プログラムの高速実行が可能となっており
、画像情報処理装置全体の処理速度の高速化が実現され
ている。

なお、上記実施例では、３２ビツト構成のＣＰＵを用い
、データバスが３２ビツトであり、同時に読出すデータ
が６４ビツト（８バイト）の場合について説明したが、
これに限定されるものでなく、１６ビツト構成のＣＰＵ
を用いて１６ビツトのデータバスを用い、同時に読出す
データが３２ビツト（４バイト）の場合、８ビツト構成
のＣＰＵを用いて８ビツトのデータバスを用い、同時に
読出すデータが１６ビツト（２バイト）の場合等にも同
様に適用できるものであり、上記実施例と同様の効果を
奏するものである。

また、上記実施例では、命令フェッチの場合について説
明したが、連続する多数バイトのオペランドフェッチの
場合にも同様に適用でき、この場合も上記実施例と同様
の効果を奏する。

さらに、上記実施例では、ＣＰＵがメインメモリから情
報を読出す場合について説明したが、これに限定されず
、例えばチャネルがメインメモリから情報を読出す場合
にも適用でき、この場合も上記実施例と同様の効果を奏
する。

［発明の効果］ 以上詳述したようにこの発明によれば、簡単かつ安価な
構成であるにも拘らずサブルーチン実行時の実行速度の
低下を防止してキャッシュメモリを採用したと同等の高
速アクセスが可能なメモリ制御装置を提供できる。

【図面の簡単な説明】 図はこの発明の一実施例を示すもので、第１ミングチヤ
ート、第３図は画像情報処理装置の構成を概略的に示す
ブロック図である。 ３４・・・ＣＰＵ、３８・・・メインメモリ（記憶手段
）、３９・・・メインメモリ制御部（メモリ制御装置）
　６０・・・Ｄ−ＲＡＭコントローラ（制御手段）、６
３−１〜６３−ｎ・・・アドレスレジスタ（第１の保持
手段）　、６４−１〜６４−ｎ・・・加算器（判定手段
）　、６５−１〜６５−ｎ・・・比較器（判定手段）、
６６・・・データレジスタコントローラ（制御手段）　
、６８−１〜６８−ｎ・・・データレジスタ（第２の保
持手段）、７０・・・アドレスレジスタコントローラ（
制御手段）、７１・・・ＯＲゲート。

Claims (1)

1. 【特許請求の範囲】 第１のアクセス単位と、この第１のアクセス単位に連続
   する第２のアクセス単位に記憶されている情報を同時に
   読出すことのできる記憶手段と、この記憶手段の前記第
   ２のアクセス単位に対応する複数のアドレス情報を保持
   する第１の保持手段と、 前記記憶手段の前記第２のアクセス単位から読出した情
   報を前記第１の保持手段の複数のアドレス情報にそれぞ
   れ対応して保持する第２の保持手段と、 前記記憶手段に対する読出し要求が、前記第１の保持手
   段に保持されているいずれかのアドレス情報に対応する
   ものか否かを判定する判定手段と、この判定手段により
   前記記憶手段に対する読出し要求が、前記第１の保持手
   段に保持されているいずれかのアドレス情報に対応する
   ものでないことが判定された際、前記記憶手段の前記第
   １のアクセス単位から読出した情報を出力すると同時に
   、当該アドレス情報を前記第１の保持手段に、前記第２
   のアクセス単位から読出した情報を前記第２の保持手段
   にそれぞれ保持し、前記判定手段により前記第１の保持
   手段に保持されているいずれかのアドレス情報に対応す
   るものであることが判定された際、当該アドレス情報に
   対応する前記第２の保持手段に保持している情報を出力
   する制御手段と を具備したことを特徴とするメモリ制御装置。