JPS6367213B2 - - Google Patents
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- JPS6367213B2 JPS6367213B2 JP54078723A JP7872379A JPS6367213B2 JP S6367213 B2 JPS6367213 B2 JP S6367213B2 JP 54078723 A JP54078723 A JP 54078723A JP 7872379 A JP7872379 A JP 7872379A JP S6367213 B2 JPS6367213 B2 JP S6367213B2
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- 238000000034 method Methods 0.000 claims description 109
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 13
- 230000008569 process Effects 0.000 description 56
- 238000010586 diagram Methods 0.000 description 18
- 230000010365 information processing Effects 0.000 description 14
- 230000008859 change Effects 0.000 description 4
- 238000004886 process control Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置におけるアドレス変換方
式に関する。
式に関する。
一般に、情報処理装置ではひとつの仕事を遂行
するソフトウエア命令群をジヨブと称し、該ジヨ
ブを仕事の工程によつて分割したものをプロセス
と称している。第１図のＪフイールド１１０は前
記ジヨブの論理名でジヨブ名と称され、Ｊフイー
ルド１１０とＰフイールド１１１は前記プロセス
の論理名でプロセス名と称される。この場合、前
記情報処理装置は情報処理システム内に存在する
複数の前記プロセスにより時分割で使用され、全
てのプロセスが実行不可能状態とならない限り、
常にひとつのプロセスが選択され前記情報処理装
置を専有し、該プロセスの実行が終了したときに
は、別の実行可能状態にあるプロセスまたは前記
終了したプロセスのため実行可能状態となつたプ
ロセスからひとつが選択され前記情報処理装置が
専有されることになる。
するソフトウエア命令群をジヨブと称し、該ジヨ
ブを仕事の工程によつて分割したものをプロセス
と称している。第１図のＪフイールド１１０は前
記ジヨブの論理名でジヨブ名と称され、Ｊフイー
ルド１１０とＰフイールド１１１は前記プロセス
の論理名でプロセス名と称される。この場合、前
記情報処理装置は情報処理システム内に存在する
複数の前記プロセスにより時分割で使用され、全
てのプロセスが実行不可能状態とならない限り、
常にひとつのプロセスが選択され前記情報処理装
置を専有し、該プロセスの実行が終了したときに
は、別の実行可能状態にあるプロセスまたは前記
終了したプロセスのため実行可能状態となつたプ
ロセスからひとつが選択され前記情報処理装置が
専有されることになる。
第２図は前記情報処理装置２１０が実行状態の
プロセス２２１に専有されている様子を示す図で
ある。
プロセス２２１に専有されている様子を示す図で
ある。
前記各プロセスは１対１に対応するプロセス制
御ブロツク（以下PCBと略称す）を主記憶装置
（以下MMと略称す）内に持つ。
御ブロツク（以下PCBと略称す）を主記憶装置
（以下MMと略称す）内に持つ。
該PCBへのアクセス手順を第３図に示してい
るが、前記情報処理装置内の境界アドレスレジス
タ３１０にはソフトウエアが使用できるMMの最
下位アドレスが常に設定されており、該最下位ア
ドレスが示すMMエリアにはシステムベース３２
０が設定され、本システムに関する制御情報を含
んでいる。該システムベース３２０の先頭にはＪ
表示語３２１が設けられ、該Ｊ表表示語３２１は
Ｊ表３３０が格納されているMMの先頭アドレス
情報を指定する。Ｊ表記述項目３３１は前記ジヨ
ブ名Ｊにより前記Ｊ表３３０からひとつ取り出さ
れ、該Ｊ表記述項目３３１は前記ジヨブと１対１
に対応するＰ表３４０が設定されているMMの先
頭アドレス情報を指定する。Ｐ表記述項目３４１
は前記プロセス名JPのＰにより前記Ｐ表３４０
からひとつ取り出され、該Ｐ表記述項目３４１は
前記プロセスと１対１に対応するPCB３５０が
設定されているMMのアドレス情報を指定する。
前述のように、ひとつの前記プロセスに対応する
前記PCB３５０が前記プロセス名JPで指定され
るMMエリアに設定されている。該PCB３５０
は対応する前記プロセスの初期情報、アドレス空
間情報および制御情報などを含み、対応するプロ
セスが実行状態になるとき前記情報処理装置内に
該各情報が格納され、このあと、実行状態とな
り、該実行状態が終了したとき前記PCB３５０
に前記情報処理装置内の各情報が格納される。ひ
とつの前記プロセスが実行中のとき、該プロセス
内に含まれるソフトウエア命令の使用する論理ア
ドレスを実効アドレスと称する。
るが、前記情報処理装置内の境界アドレスレジス
タ３１０にはソフトウエアが使用できるMMの最
下位アドレスが常に設定されており、該最下位ア
ドレスが示すMMエリアにはシステムベース３２
０が設定され、本システムに関する制御情報を含
んでいる。該システムベース３２０の先頭にはＪ
表示語３２１が設けられ、該Ｊ表表示語３２１は
Ｊ表３３０が格納されているMMの先頭アドレス
情報を指定する。Ｊ表記述項目３３１は前記ジヨ
ブ名Ｊにより前記Ｊ表３３０からひとつ取り出さ
れ、該Ｊ表記述項目３３１は前記ジヨブと１対１
に対応するＰ表３４０が設定されているMMの先
頭アドレス情報を指定する。Ｐ表記述項目３４１
は前記プロセス名JPのＰにより前記Ｐ表３４０
からひとつ取り出され、該Ｐ表記述項目３４１は
前記プロセスと１対１に対応するPCB３５０が
設定されているMMのアドレス情報を指定する。
前述のように、ひとつの前記プロセスに対応する
前記PCB３５０が前記プロセス名JPで指定され
るMMエリアに設定されている。該PCB３５０
は対応する前記プロセスの初期情報、アドレス空
間情報および制御情報などを含み、対応するプロ
セスが実行状態になるとき前記情報処理装置内に
該各情報が格納され、このあと、実行状態とな
り、該実行状態が終了したとき前記PCB３５０
に前記情報処理装置内の各情報が格納される。ひ
とつの前記プロセスが実行中のとき、該プロセス
内に含まれるソフトウエア命令の使用する論理ア
ドレスを実効アドレスと称する。
第１図のｂはノンページモードにおける該実効
アドレスであり、同図のＣはページモードにおけ
る該実効アドレスである。前記ノンページモード
方式とはMMをセグメントと称する比較的大きな
エリアに分割し管理するための方式であり、前記
ページモード方式とはMMをページと称する比較
的小さいエリアに分割し管理するための方式であ
る。前記実効アドレスは特に指定のない限り全て
前記実行中プロセスに対応する前記PCBに含ま
れるアドレス空間情報を基にしてMMの絶対アド
レスに変換される。
アドレスであり、同図のＣはページモードにおけ
る該実効アドレスである。前記ノンページモード
方式とはMMをセグメントと称する比較的大きな
エリアに分割し管理するための方式であり、前記
ページモード方式とはMMをページと称する比較
的小さいエリアに分割し管理するための方式であ
る。前記実効アドレスは特に指定のない限り全て
前記実行中プロセスに対応する前記PCBに含ま
れるアドレス空間情報を基にしてMMの絶対アド
レスに変換される。
該変換の手順を第４図に示す。前記実行中プロ
セスと対応するPCB４１０は第１のアドレス空
間表示語４１１と第２のアドレス空間表示語４１
２とを含んでいる。該第１のアドレス空間表示語
４１１は第１図のSTNフイールド１２１又は１
３１が０〜６を示すとき使用され、該第２のアド
レス空間表示語４１２は同図のSTNフイールド
１２１または１３１が８〜15を示すとき使用され
る。該STNフイールド１２１または１３１が７
を示すときはソフトウエアエラーである。該
STNフイールド１２１または１３１が０〜６を
示すとき第１図のSTEフイールド１２２又は１
３２は２ビツト、SRAフイールド１２３は22ビ
ツト、PTEフイールド１３３は11ビツトでそれ
ぞれ定義され、該STNフイールド１２１又は１
３１が８〜15を示すとき該STEフイールド１２
２又は１３２は８ビツト、該SRAフイールド１
２３は16ビツト、該PTEフイールド１３３は５
ビツトでそれぞれ定義される。前記第１のアドレ
ス空間表示語４１１は第４図の第１のセグメント
表表示語配列４２０が設定されているMMの先頭
アドレス情報を指定し、前記第２のアドレス空間
表示語４１２は第４図の第２のセグメント表表示
語配列４３０が設定されているMMの先頭アドレ
ス情報を指定する。
セスと対応するPCB４１０は第１のアドレス空
間表示語４１１と第２のアドレス空間表示語４１
２とを含んでいる。該第１のアドレス空間表示語
４１１は第１図のSTNフイールド１２１又は１
３１が０〜６を示すとき使用され、該第２のアド
レス空間表示語４１２は同図のSTNフイールド
１２１または１３１が８〜15を示すとき使用され
る。該STNフイールド１２１または１３１が７
を示すときはソフトウエアエラーである。該
STNフイールド１２１または１３１が０〜６を
示すとき第１図のSTEフイールド１２２又は１
３２は２ビツト、SRAフイールド１２３は22ビ
ツト、PTEフイールド１３３は11ビツトでそれ
ぞれ定義され、該STNフイールド１２１又は１
３１が８〜15を示すとき該STEフイールド１２
２又は１３２は８ビツト、該SRAフイールド１
２３は16ビツト、該PTEフイールド１３３は５
ビツトでそれぞれ定義される。前記第１のアドレ
ス空間表示語４１１は第４図の第１のセグメント
表表示語配列４２０が設定されているMMの先頭
アドレス情報を指定し、前記第２のアドレス空間
表示語４１２は第４図の第２のセグメント表表示
語配列４３０が設定されているMMの先頭アドレ
ス情報を指定する。
同図のセグメント表表示語４２１または４３１
は前記第１図のSTNフイールド１２１または１
３１により第１または第２のセグメント表表示語
配列４２０または４３０からひとつ取り出され、
第４図のセグメント表４４０または４５０が設定
されているMMの先頭アドレス情報を指定する。
第４図のセグメント記述子４４１または４５１は
第１図のSTEフイールド１２２または１３２に
よりセグメント表４４０または４５０からひとつ
取り出される。該セグメント記述子は後述するよ
うに直接指定セグメント記述子と間接指定セグメ
ント記述子に分類される。
は前記第１図のSTNフイールド１２１または１
３１により第１または第２のセグメント表表示語
配列４２０または４３０からひとつ取り出され、
第４図のセグメント表４４０または４５０が設定
されているMMの先頭アドレス情報を指定する。
第４図のセグメント記述子４４１または４５１は
第１図のSTEフイールド１２２または１３２に
よりセグメント表４４０または４５０からひとつ
取り出される。該セグメント記述子は後述するよ
うに直接指定セグメント記述子と間接指定セグメ
ント記述子に分類される。
前記ノンページモード方式においては、第５図
に示すように、前記直接指定セグメント記述子５
２０または５２１は前記セグメント５３０または
５３１と１対１に対応し、該セグメントの属性お
よび該セグメントの設定されるMMの先頭アドレ
ス情報を含み、前記間接指定セグメント記述子５
２２は直接指定セグメント記述子５２１が設定さ
れているMMの先頭アドレス情報を含んでいる。
第１図のSRAフイールド１２３、すなわち、第
５図のSRAフイールド５１３，５１４または５
１５はセグメント５３０または５３１内の相対ア
ドレスであり、該SRAフイールド１２３でノン
ページモードにおける最終的なMMの絶対アドレ
スが求められる。
に示すように、前記直接指定セグメント記述子５
２０または５２１は前記セグメント５３０または
５３１と１対１に対応し、該セグメントの属性お
よび該セグメントの設定されるMMの先頭アドレ
ス情報を含み、前記間接指定セグメント記述子５
２２は直接指定セグメント記述子５２１が設定さ
れているMMの先頭アドレス情報を含んでいる。
第１図のSRAフイールド１２３、すなわち、第
５図のSRAフイールド５１３，５１４または５
１５はセグメント５３０または５３１内の相対ア
ドレスであり、該SRAフイールド１２３でノン
ページモードにおける最終的なMMの絶対アドレ
スが求められる。
前記ページモード方式においては、第６図に示
すように、前記直接指定セグメント記述子６２０
または６２１は記述子６２０または６２１と１対
１に対応するページ表６３０または６３１が設定
されているMMの先頭アドレス情報を含み、前記
間接指定セグメント記述子６２２は前記直接指定
セグメント記述子６２１が設定されているMMの
先頭アドレス情報を含んでいる。第６図のページ
記述子６４０，６４１または６４２は前記ページ
表６３０または６３１から第１図のPTEフイー
ルド１３３、すなわち、第６図のPTEフイール
ド６１３，６１４または６１５によりひとつ取り
出される。第６図に示すように、該ページ記述子
６４０，６４１または６４２は前記ページ６５
０，６５１または６５２と１対１に対応し、該ペ
ージの属性および該ページの設定されるMMの先
頭アドレス情報を含んでいる。第１図のPRAフ
イールド１３４すなわち、第６図のPRAフイー
ルド６１６，６１７または６１８は該ページ内の
相対アドレスであり該PRAフイールド１３４で
ページモード方式における最終的なMMの絶対ア
ドレスが求められる。
すように、前記直接指定セグメント記述子６２０
または６２１は記述子６２０または６２１と１対
１に対応するページ表６３０または６３１が設定
されているMMの先頭アドレス情報を含み、前記
間接指定セグメント記述子６２２は前記直接指定
セグメント記述子６２１が設定されているMMの
先頭アドレス情報を含んでいる。第６図のページ
記述子６４０，６４１または６４２は前記ページ
表６３０または６３１から第１図のPTEフイー
ルド１３３、すなわち、第６図のPTEフイール
ド６１３，６１４または６１５によりひとつ取り
出される。第６図に示すように、該ページ記述子
６４０，６４１または６４２は前記ページ６５
０，６５１または６５２と１対１に対応し、該ペ
ージの属性および該ページの設定されるMMの先
頭アドレス情報を含んでいる。第１図のPRAフ
イールド１３４すなわち、第６図のPRAフイー
ルド６１６，６１７または６１８は該ページ内の
相対アドレスであり該PRAフイールド１３４で
ページモード方式における最終的なMMの絶対ア
ドレスが求められる。
以上のように、プロセス名と実効アドレスと称
する２つの論理アドレス（プロセス名は実効アド
レスより上位の論理アドレスと言える）からMM
の絶対アドレスを求める手順をノンページモード
方式およびページモード方式の場合について述べ
たが、次に前記間接指定セグメント記述子の必要
性について述べる。
する２つの論理アドレス（プロセス名は実効アド
レスより上位の論理アドレスと言える）からMM
の絶対アドレスを求める手順をノンページモード
方式およびページモード方式の場合について述べ
たが、次に前記間接指定セグメント記述子の必要
性について述べる。
前記プロセスに対応する前記第１および第２の
アドレス空間表示語を基にアクセス可能なMMエ
リアを該プロセスのアドレス空間と称し、第７図
に示すように、プロセスJP0７１０の該アドレス
空間はMMエリア７２０であり、プロセスJP1７
１１の該アドレス空間はMMエリア７２１であ
る。以下プロセスJP2７１２およびプロセスJPo
７１３についても同様である。該プロセスは一般
に独自のMMエリアを持つが、他のプロセスとの
情報との伝達または情報の共有などにより、該他
のプロセスと共有するMMエリアを持つ場合があ
り、該共有するMMエリアを持つひとつの手段と
して前記間接指定セグメント記述子が必要とな
る。第７図の斜線で示した部分は該共有するMM
エリアを示したものであるが、プロセスJP0７１
０とプロセスJP1７１１が共有するMMエリアは
該プロセスJP0又はプロセスJP1の一方が該共有
するMMエリアに含む前記セグメント（ノンペー
ジモード方式のとき）または前記ページ（ページ
モード方式のとき）と対応する前記直接指定セグ
メント記述子を持ち（ページモード方式のときは
該ページと対応する前記ページ記述子を含むペー
ジ表と対応する前記直接指定セグメント記述子を
指す）、他の一方が該直接指定セグメント記述子
を指定する前記間接指定セグメント記述子を持て
ば可能となる。
アドレス空間表示語を基にアクセス可能なMMエ
リアを該プロセスのアドレス空間と称し、第７図
に示すように、プロセスJP0７１０の該アドレス
空間はMMエリア７２０であり、プロセスJP1７
１１の該アドレス空間はMMエリア７２１であ
る。以下プロセスJP2７１２およびプロセスJPo
７１３についても同様である。該プロセスは一般
に独自のMMエリアを持つが、他のプロセスとの
情報との伝達または情報の共有などにより、該他
のプロセスと共有するMMエリアを持つ場合があ
り、該共有するMMエリアを持つひとつの手段と
して前記間接指定セグメント記述子が必要とな
る。第７図の斜線で示した部分は該共有するMM
エリアを示したものであるが、プロセスJP0７１
０とプロセスJP1７１１が共有するMMエリアは
該プロセスJP0又はプロセスJP1の一方が該共有
するMMエリアに含む前記セグメント（ノンペー
ジモード方式のとき）または前記ページ（ページ
モード方式のとき）と対応する前記直接指定セグ
メント記述子を持ち（ページモード方式のときは
該ページと対応する前記ページ記述子を含むペー
ジ表と対応する前記直接指定セグメント記述子を
指す）、他の一方が該直接指定セグメント記述子
を指定する前記間接指定セグメント記述子を持て
ば可能となる。
以上の複数のプロセスがMMエリアを共有する
場合も、前記間接指定セグメント記述子で可能と
なる。前記記述子のもうひとつの必要性は前記セ
グメント（ノンページモード方式のとき）または
前記ページ（ページモード方式のとき）に該記述
子で異なる属性を持たせることである。今まで便
宜上前記セグメント（ノンページモード方式のと
き）の属性を前記記述子を持つこと、前記ページ
（ページモード方式のとき）の属性を前記直接指
定セグメント記述子および前記間接指定セグメン
ト記述子を持つことに触れなかつたが、実際はノ
ンページモード方式において、前記直接指定セグ
メント記述子を前記論理アドレスが指定したとき
該直接指定セグメント記述子に含まれるセグメン
トの属性が対応するセグメントの属性となり、前
記間接指定セグメント記述子を前記論理アドレス
が指定したとき該記述子に含まれるセグメントの
属性が該記述子が指定する直接指定セグメント記
述子に含まれるセグメントの属性に一部置き換つ
て対応するセグメントの属性となり、ページモー
ド方式において前記直接指定セグメント記述子を
前記論理アドレスが指定したとき該記述子に含ま
れるページの属性が対応する前記ページ表に含ま
れるページ記述子に含まれるページの属性ととも
に該ページ記述子に対応するページの属性となり
前記間接指定セグメント記述子を前記論理アドレ
スが指定したとき該記述子に含まれるページの属
性が該記述子が指定する直接指定セグメント記述
子に含まれるページの属性に一部置き換わり、該
記述子と対応する前記ページ表に含まれるページ
記述子に含まれるページの属性とともに該ページ
記述子に対応するページの属性となる。前述のよ
うに同一のセグメント（ノンページモード方式の
とき）またはページ（ページモード方式のとき）
に異なる属性を持たせアクセスすることを前記間
接指定セグメント記述子は可能にしている。
場合も、前記間接指定セグメント記述子で可能と
なる。前記記述子のもうひとつの必要性は前記セ
グメント（ノンページモード方式のとき）または
前記ページ（ページモード方式のとき）に該記述
子で異なる属性を持たせることである。今まで便
宜上前記セグメント（ノンページモード方式のと
き）の属性を前記記述子を持つこと、前記ページ
（ページモード方式のとき）の属性を前記直接指
定セグメント記述子および前記間接指定セグメン
ト記述子を持つことに触れなかつたが、実際はノ
ンページモード方式において、前記直接指定セグ
メント記述子を前記論理アドレスが指定したとき
該直接指定セグメント記述子に含まれるセグメン
トの属性が対応するセグメントの属性となり、前
記間接指定セグメント記述子を前記論理アドレス
が指定したとき該記述子に含まれるセグメントの
属性が該記述子が指定する直接指定セグメント記
述子に含まれるセグメントの属性に一部置き換つ
て対応するセグメントの属性となり、ページモー
ド方式において前記直接指定セグメント記述子を
前記論理アドレスが指定したとき該記述子に含ま
れるページの属性が対応する前記ページ表に含ま
れるページ記述子に含まれるページの属性ととも
に該ページ記述子に対応するページの属性となり
前記間接指定セグメント記述子を前記論理アドレ
スが指定したとき該記述子に含まれるページの属
性が該記述子が指定する直接指定セグメント記述
子に含まれるページの属性に一部置き換わり、該
記述子と対応する前記ページ表に含まれるページ
記述子に含まれるページの属性とともに該ページ
記述子に対応するページの属性となる。前述のよ
うに同一のセグメント（ノンページモード方式の
とき）またはページ（ページモード方式のとき）
に異なる属性を持たせアクセスすることを前記間
接指定セグメント記述子は可能にしている。
さて、ノンページモード方式においては前記プ
ロセス名と実効アドレス中のSTNおよびSTEフ
イールドの内容を入力として対応するセグメント
の属性および絶対アドレス情報を出力し、ページ
モード方式においては前記プロセス名と実効アド
レス中のSTN、STEおよびPTEフイールドの内
容を入力として対応するページの属性および絶対
アドレス情報を出力する高速アドレス変換バツフ
アを情報処理装置は持つ。該バツフアは、前記論
理アドレスでセグメント（ノンページモード方式
のとき）またはページ（ページモード方式のと
き）をアクセスしたとき、前述したアドレス変換
手順で一度該セグメントの属性と絶対アドレス情
報（ノンページモード方式のとき）または該ペー
ジの属性と絶対アドレス情報（ページモード方式
のとき）を求め前記高速アドレス変換バツフアに
登録して置き、その後同一のセグメント（ノンペ
ージモード方式のとき）またはページ（ページモ
ード方式のとき）に前記論理アドレスでアクセス
したときには前記高速アドレス変換バツフアに登
録した前記セグメントの属性と絶対アドレス情報
（ノンページモード方式のとき）または前記ペー
ジの属性と絶対アドレス情報（ページモード方式
のとき）を使用することにより前述したアドレス
変換を高速に行なうため設けられたものである。
ロセス名と実効アドレス中のSTNおよびSTEフ
イールドの内容を入力として対応するセグメント
の属性および絶対アドレス情報を出力し、ページ
モード方式においては前記プロセス名と実効アド
レス中のSTN、STEおよびPTEフイールドの内
容を入力として対応するページの属性および絶対
アドレス情報を出力する高速アドレス変換バツフ
アを情報処理装置は持つ。該バツフアは、前記論
理アドレスでセグメント（ノンページモード方式
のとき）またはページ（ページモード方式のと
き）をアクセスしたとき、前述したアドレス変換
手順で一度該セグメントの属性と絶対アドレス情
報（ノンページモード方式のとき）または該ペー
ジの属性と絶対アドレス情報（ページモード方式
のとき）を求め前記高速アドレス変換バツフアに
登録して置き、その後同一のセグメント（ノンペ
ージモード方式のとき）またはページ（ページモ
ード方式のとき）に前記論理アドレスでアクセス
したときには前記高速アドレス変換バツフアに登
録した前記セグメントの属性と絶対アドレス情報
（ノンページモード方式のとき）または前記ペー
ジの属性と絶対アドレス情報（ページモード方式
のとき）を使用することにより前述したアドレス
変換を高速に行なうため設けられたものである。
情報処理システムでは前述したように、MMを
セグメント（ノンページモード方式のとき）また
はページ（ページモード方式のとき）に分割して
使用し、該セグメント（ノンページモード方式の
とき）または該ページ（ページモード方式のと
き）単位で外部記憶装置とMMとの間でひんぱん
に出し入れを行なうが、該出し入れと同時に前記
直接指定セグメント記述子、間接指定セグメント
記述子またはページ記述子（ページ記述子はペー
ジモード方式のときのみ）が書き換え（変更）ら
れる。該変更にともない前記高速アドレス変換バ
ツフアに登録されていた該変更前の関係する情報
は無効となるため消去しなければならない。
セグメント（ノンページモード方式のとき）また
はページ（ページモード方式のとき）に分割して
使用し、該セグメント（ノンページモード方式の
とき）または該ページ（ページモード方式のと
き）単位で外部記憶装置とMMとの間でひんぱん
に出し入れを行なうが、該出し入れと同時に前記
直接指定セグメント記述子、間接指定セグメント
記述子またはページ記述子（ページ記述子はペー
ジモード方式のときのみ）が書き換え（変更）ら
れる。該変更にともない前記高速アドレス変換バ
ツフアに登録されていた該変更前の関係する情報
は無効となるため消去しなければならない。
ノンページモード方式においては、前記直接指
定セグメント記述子、ページモード方式において
は前記直接指定セグメント記述子または前記ペー
ジ記述子を変更したとき、前記高速アドレス変換
バツフアの無効となる登録情報の範囲を全てのケ
ースで知ることができないため従来の装置では常
に前記変換バツフアの全登録情報を消去してい
る。この結果、ノンページモード方式においては
前記間接指定セグメント記述子に指定されてない
前記直接指定セグメント記述子、ページモード方
式においては前記間接指定セグメント記述子に指
定されてない前記直接指定セグメント記述子まは
該記述子に指定されるページ表に含まれる前記ペ
ージ記述子を変更したときに高速アドレス変換バ
ツフアの有効な登録情報を消去してしまい、該登
録情報を再登録するため多く時間必要とする欠点
がある。
定セグメント記述子、ページモード方式において
は前記直接指定セグメント記述子または前記ペー
ジ記述子を変更したとき、前記高速アドレス変換
バツフアの無効となる登録情報の範囲を全てのケ
ースで知ることができないため従来の装置では常
に前記変換バツフアの全登録情報を消去してい
る。この結果、ノンページモード方式においては
前記間接指定セグメント記述子に指定されてない
前記直接指定セグメント記述子、ページモード方
式においては前記間接指定セグメント記述子に指
定されてない前記直接指定セグメント記述子まは
該記述子に指定されるページ表に含まれる前記ペ
ージ記述子を変更したときに高速アドレス変換バ
ツフアの有効な登録情報を消去してしまい、該登
録情報を再登録するため多く時間必要とする欠点
がある。
本発明の目的は高速アドレス変換バツフア内の
消去された有効な情報を再登録するための時間を
なくすようにしたアドレス変換方式を提供するこ
とにある。
消去された有効な情報を再登録するための時間を
なくすようにしたアドレス変換方式を提供するこ
とにある。
本発明の第一の方式は、論理アドレス空間のセ
グメントに１対１に対応し該セグメントの属性と
絶対アドレス情報とを含む直接指定セグメント記
述子と該直接指定セグメント記述子へのポインタ
情報を含む間接指定セグメント記述子とを記憶す
る記憶手段と、 論理アドレスに応答して、前記直接指定セグメ
ント記述子に含まれている前記セグメントの属性
と絶対アドレス情報とを出力する高速アドレス変
換バツフアを具備するアドレス変換方式におい
て、 前記直接指定セグメント記述子内に前記間接指
定セグメント記述子により指定されているか否か
を示す間接セグメント参照ビツトを設け、 該間接セグメント参照ビツトが前記間接指定セ
グメント記述子により指定されていない前記直接
指定セグメント記述子を変更したとき変更された
直接指定セグメント記述子の内容を含む前記高速
アドレス変換バツフアの格納内容のみを消去し、 前記間接指定セグメント記述子により指定され
ている前記記憶手段中の前記直接指定セグメント
記述子を変更したときは前記高速アドレス変換バ
ツフアの内容を全て消去するようにしたことを特
徴とする。
グメントに１対１に対応し該セグメントの属性と
絶対アドレス情報とを含む直接指定セグメント記
述子と該直接指定セグメント記述子へのポインタ
情報を含む間接指定セグメント記述子とを記憶す
る記憶手段と、 論理アドレスに応答して、前記直接指定セグメ
ント記述子に含まれている前記セグメントの属性
と絶対アドレス情報とを出力する高速アドレス変
換バツフアを具備するアドレス変換方式におい
て、 前記直接指定セグメント記述子内に前記間接指
定セグメント記述子により指定されているか否か
を示す間接セグメント参照ビツトを設け、 該間接セグメント参照ビツトが前記間接指定セ
グメント記述子により指定されていない前記直接
指定セグメント記述子を変更したとき変更された
直接指定セグメント記述子の内容を含む前記高速
アドレス変換バツフアの格納内容のみを消去し、 前記間接指定セグメント記述子により指定され
ている前記記憶手段中の前記直接指定セグメント
記述子を変更したときは前記高速アドレス変換バ
ツフアの内容を全て消去するようにしたことを特
徴とする。
本発明の第二の方式は、論理アドレス空間のペ
ージに１対１に対応し該ページの属性と絶対アド
レス情報とを含むページ記述子と、該ページ記述
子の配列であるページ表へのポインタ情報を含む
直接指定セグメント記述子と、該直接指定セグメ
ント記述子へのポインタを含む間接指定セグメン
ト記述子とを記憶する記憶手段と、 論理アドレスに対応して前記ページ記述子に含
まれる前記ページの属性と絶対アドレス情報とを
出力する高速アドレス変換バツフアとを具備する
アドレス変換方式において、 前記直接指定セグメント記述子に前記間接指定
セグメント記述子で指定されているか否かを示す
間接セグメント参照ビツトを設け、 該間接セグメント参照ビツトに応答して前記間
接指定セグメント記述子により指定されていない
前記直接指定セグメント記述子を変更したいとき
変更した直接指定セグメント記述子が指示するペ
ージ表に含まれる前記ページ記述子の内容を含む
前記高速アドレス変換バツフアの格納内容を消去
し、 前記間接指定参照ビツトに応答して前記間接指
定セグメント記述子により指示されている前記記
憶手段中の直接指定セグメント記述子を変更した
ときは前記高速アドレス変換バツフアの内容を全
て消去するようにしたことを特徴とする。
ージに１対１に対応し該ページの属性と絶対アド
レス情報とを含むページ記述子と、該ページ記述
子の配列であるページ表へのポインタ情報を含む
直接指定セグメント記述子と、該直接指定セグメ
ント記述子へのポインタを含む間接指定セグメン
ト記述子とを記憶する記憶手段と、 論理アドレスに対応して前記ページ記述子に含
まれる前記ページの属性と絶対アドレス情報とを
出力する高速アドレス変換バツフアとを具備する
アドレス変換方式において、 前記直接指定セグメント記述子に前記間接指定
セグメント記述子で指定されているか否かを示す
間接セグメント参照ビツトを設け、 該間接セグメント参照ビツトに応答して前記間
接指定セグメント記述子により指定されていない
前記直接指定セグメント記述子を変更したいとき
変更した直接指定セグメント記述子が指示するペ
ージ表に含まれる前記ページ記述子の内容を含む
前記高速アドレス変換バツフアの格納内容を消去
し、 前記間接指定参照ビツトに応答して前記間接指
定セグメント記述子により指示されている前記記
憶手段中の直接指定セグメント記述子を変更した
ときは前記高速アドレス変換バツフアの内容を全
て消去するようにしたことを特徴とする。
本発明の第三の方式は、論理アドレス空間のペ
ージに１対１に対応して前記ページの属性と絶対
アドレス情報を含むページ記述子と、前記ページ
記述子の配列であるページ表へのポインタ情報を
含む直接指定セグメント記述子と、前記直接指定
セグメント記述子へのポインタ情報を含む間接指
定セグメント記述子とを記憶する記憶手段と、論
理アドレスに応答して前記ページ記述子に含まれ
るページの属性と絶対アドレス情報を出力する高
速アドレス変換バツフアを具備するアドレス変換
方式において、前記直接指定セグメント記述子内
に前記間接指定セグメント記述子で指示されてい
るか否かを示す間接セグメント参照ビツトを設
け、前記間接セグメント参照ビツトに応答して前
記間接指定セグメント記述子で指示されていない
前記直接指定セグメント記述子が指示する前記ペ
ージ表に含まれる前記ページ記述子を変更したと
き前記変更したページ記述子の内容を含む前記高
速アドレス変換バツフアの登録のみ消去し、前記
間接セグメント参照ビツトに応答して前記間接指
定セグメント記述子で指示されている前記直接指
定セグメント記述子が指示する前記ページ表に含
まれる前記ページ記述子を変更したとき前記高速
アドレス変換バツフアの全登録を消去するように
したことを特徴とする。
ージに１対１に対応して前記ページの属性と絶対
アドレス情報を含むページ記述子と、前記ページ
記述子の配列であるページ表へのポインタ情報を
含む直接指定セグメント記述子と、前記直接指定
セグメント記述子へのポインタ情報を含む間接指
定セグメント記述子とを記憶する記憶手段と、論
理アドレスに応答して前記ページ記述子に含まれ
るページの属性と絶対アドレス情報を出力する高
速アドレス変換バツフアを具備するアドレス変換
方式において、前記直接指定セグメント記述子内
に前記間接指定セグメント記述子で指示されてい
るか否かを示す間接セグメント参照ビツトを設
け、前記間接セグメント参照ビツトに応答して前
記間接指定セグメント記述子で指示されていない
前記直接指定セグメント記述子が指示する前記ペ
ージ表に含まれる前記ページ記述子を変更したと
き前記変更したページ記述子の内容を含む前記高
速アドレス変換バツフアの登録のみ消去し、前記
間接セグメント参照ビツトに応答して前記間接指
定セグメント記述子で指示されている前記直接指
定セグメント記述子が指示する前記ページ表に含
まれる前記ページ記述子を変更したとき前記高速
アドレス変換バツフアの全登録を消去するように
したことを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
第８図は本発明の一実施例に用いられる情報処
理装置および主記憶装置の主なユニツトの構成を
示す図である。同図のユニツト１１１０のMMU
は主記憶装置（MM）で同図のユニツト１１１１
のMCUは前記MBUおよびデータチヤネルと
MMを接続しているMM制御ユニツトであり、同
図のユニツト１１１２のMBUは高速アドレス変
換バツフア、ローカルメモリを含むメモリバツフ
アユニツトであり、同図のユニツト１１１３の
EXUはFWにより制御され命冷の実行などを行う
命令実行ユニツトであり、同図のユニツト１１１
４のPFUは実効アドレスの生成、命令の先取り
などを行う命令先取りユニツトである。同図のユ
ニツト１１１５のCSUは制御記憶を含みFWのシ
ーケンス制御などを行うコントロールストアユニ
ツトである。
理装置および主記憶装置の主なユニツトの構成を
示す図である。同図のユニツト１１１０のMMU
は主記憶装置（MM）で同図のユニツト１１１１
のMCUは前記MBUおよびデータチヤネルと
MMを接続しているMM制御ユニツトであり、同
図のユニツト１１１２のMBUは高速アドレス変
換バツフア、ローカルメモリを含むメモリバツフ
アユニツトであり、同図のユニツト１１１３の
EXUはFWにより制御され命冷の実行などを行う
命令実行ユニツトであり、同図のユニツト１１１
４のPFUは実効アドレスの生成、命令の先取り
などを行う命令先取りユニツトである。同図のユ
ニツト１１１５のCSUは制御記憶を含みFWのシ
ーケンス制御などを行うコントロールストアユニ
ツトである。
第９図は本発明の一実施例に用いられる高速ア
ドレス変換バツフア（以下TLB）と周辺の機能
ブロツクを示す図である。同図のTLB１０３０
は本発明の一実施例においては512種の論理アド
レスに対応する登録が可能であり、同図のTLB
エリア１０３１は該TLBの該当する部分の登録
が有効であるかを示す有効性表示ビツト（以下Ｖ
ビツト）であり、同図のTLBエリア１０３２は
ノンページモード方式においてプロセス名JP、
実効アドレス中のSTNおよびSTE、ページモー
ド方式においてプロセス名JP、実効アドレス中
のSTN、STEおよびPTEの内、TLBの読み出
し、書き込みアドレスとならない部分を登録する
ところであり、同図のTLBエリア１０３３はノ
ンページモード方式においてセグメントの絶対ア
ドレス情報、ページモード方式においてページの
絶対アドレス情報が登録されるところであり、同
図のTLBエリア１０３４はノンページモード方
式においてセグメントの属性およびページモード
方式においてページの属性が登録されるところで
ある。同図のレジスタ１０１０は前記同図の
TLBエリア１０３２に対応する論理アドレス部
分を設定するところで、同図のレジスタ１０１１
はノンページモード方式でプロセス名JP、実効
アドレス中のSTN及びSTE、ページモードでプ
ロセス名JP、実効アドレス中のSTN、STEおよ
びPTEの内、TLBの読み出し、書き込みアドレ
スとなる部分を設定するところで、同図のレジス
タ１０１２はノンページモード方式で実効アドレ
ス中のSRA、ページモードで実効アドレス中の
PRAを設定するところである。同図のレジスタ
１０２０はMMへのアクセス要求コードを設定す
るところである。同図のアドレス比較回路１０４
１は同図のレジスタ１０１０とTLBエリア１０
３２の出力を入力としアドレスの一致を検出し、
同図のアンド回路１０４０は同図のアドレス比較
回路１０４１とTLBエリア１０３１のＶビツト
を入力とし、同図のTLBエリア１０３３と１０
３４の情報、すなわち、ノンページモード方式で
はセグメントの絶対アドレス情報とセグメントの
属性、ページモード方式ではページの絶対アドレ
ス情報とページの属性が有効であることを示す信
号を出力する。同図のアドレスアダー１０４２は
同図のレジスタ１０１２とTLBエリア１０３３
の出力を入力とし絶対アドレスを出力する。同図
のチエツク回路１０４３は同図のレジスタ１０１
２レジスタ１０２０およびTLBエリア１０３４
の出力を入力とし、MMへのアクセス要求コード
および論理アドレスの一部から、MMへのアクセ
スが許可できるか否かを示す信号を出力する。信
号線１０５０はTLB１０３０をアクセスする場
合、プロセス名JPと実効アドレスが指定されて
くる信号線であり、その内容はレジスタ１０１
０，１０１１及び１０１２に設定される。信号線
１０５１はTLB１０３０をアクセスする場合、
そのアクセスに対応するアクセス要求コードが指
定されてくる信号線であり、その内容はレジスタ
１０２０に設定される。信号線１０５２，１０５
３，１０５４はTLB１０３０に対するライトデ
ータ線である。TLB１０３０の更新はレジスタ
１０１１で指定した１エントリに対して信号線１
０５２，１０５３，１０５４の内容を設定するこ
とによつて実施される。この更新が登録であれば
信号線１０５２（Ｖビツト）の内容は“１”であ
り、信号線１０５３，１０５４の内容はTLBエ
リア１０３２，１０３３，１０３４に設定される
データである。この更新が登録消去であれば信号
線１０５２（Ｖビツト）の内容は“０”である。
ドレス変換バツフア（以下TLB）と周辺の機能
ブロツクを示す図である。同図のTLB１０３０
は本発明の一実施例においては512種の論理アド
レスに対応する登録が可能であり、同図のTLB
エリア１０３１は該TLBの該当する部分の登録
が有効であるかを示す有効性表示ビツト（以下Ｖ
ビツト）であり、同図のTLBエリア１０３２は
ノンページモード方式においてプロセス名JP、
実効アドレス中のSTNおよびSTE、ページモー
ド方式においてプロセス名JP、実効アドレス中
のSTN、STEおよびPTEの内、TLBの読み出
し、書き込みアドレスとならない部分を登録する
ところであり、同図のTLBエリア１０３３はノ
ンページモード方式においてセグメントの絶対ア
ドレス情報、ページモード方式においてページの
絶対アドレス情報が登録されるところであり、同
図のTLBエリア１０３４はノンページモード方
式においてセグメントの属性およびページモード
方式においてページの属性が登録されるところで
ある。同図のレジスタ１０１０は前記同図の
TLBエリア１０３２に対応する論理アドレス部
分を設定するところで、同図のレジスタ１０１１
はノンページモード方式でプロセス名JP、実効
アドレス中のSTN及びSTE、ページモードでプ
ロセス名JP、実効アドレス中のSTN、STEおよ
びPTEの内、TLBの読み出し、書き込みアドレ
スとなる部分を設定するところで、同図のレジス
タ１０１２はノンページモード方式で実効アドレ
ス中のSRA、ページモードで実効アドレス中の
PRAを設定するところである。同図のレジスタ
１０２０はMMへのアクセス要求コードを設定す
るところである。同図のアドレス比較回路１０４
１は同図のレジスタ１０１０とTLBエリア１０
３２の出力を入力としアドレスの一致を検出し、
同図のアンド回路１０４０は同図のアドレス比較
回路１０４１とTLBエリア１０３１のＶビツト
を入力とし、同図のTLBエリア１０３３と１０
３４の情報、すなわち、ノンページモード方式で
はセグメントの絶対アドレス情報とセグメントの
属性、ページモード方式ではページの絶対アドレ
ス情報とページの属性が有効であることを示す信
号を出力する。同図のアドレスアダー１０４２は
同図のレジスタ１０１２とTLBエリア１０３３
の出力を入力とし絶対アドレスを出力する。同図
のチエツク回路１０４３は同図のレジスタ１０１
２レジスタ１０２０およびTLBエリア１０３４
の出力を入力とし、MMへのアクセス要求コード
および論理アドレスの一部から、MMへのアクセ
スが許可できるか否かを示す信号を出力する。信
号線１０５０はTLB１０３０をアクセスする場
合、プロセス名JPと実効アドレスが指定されて
くる信号線であり、その内容はレジスタ１０１
０，１０１１及び１０１２に設定される。信号線
１０５１はTLB１０３０をアクセスする場合、
そのアクセスに対応するアクセス要求コードが指
定されてくる信号線であり、その内容はレジスタ
１０２０に設定される。信号線１０５２，１０５
３，１０５４はTLB１０３０に対するライトデ
ータ線である。TLB１０３０の更新はレジスタ
１０１１で指定した１エントリに対して信号線１
０５２，１０５３，１０５４の内容を設定するこ
とによつて実施される。この更新が登録であれば
信号線１０５２（Ｖビツト）の内容は“１”であ
り、信号線１０５３，１０５４の内容はTLBエ
リア１０３２，１０３３，１０３４に設定される
データである。この更新が登録消去であれば信号
線１０５２（Ｖビツト）の内容は“０”である。
本発明を実現するソフトウエア命令として、直
接指定セグメント記述子（以下DSD）および間
接指定セグメント記述子（以下ISD）を変更する
命令RSTSD命令とページ記述子（以下PD）を
変更する命令RSTPD命令を設ける。該両命令は
主にフアムウエア（以下FW）と前記TLBを含む
メモリバツフアユニツト（以下MBU）で実現し
ている。第１２図はRSTSD命令実行時の動作フ
ローであり、第１３図はRSTPD命令実行時の動
作フローである。RSTSD命令において、第１に
FWはソフトウエアで指定されたプロセス名JP、
実効アドレス中のSTNおよびSTEでDSD又は
ISDのMM読み出しをMBUに指示する。第２に
MBUは指定されたDSDまたはISDをFWに送る。
第３にFWはソフトウエアに指定された内容で
DSDまたはISDを変更し、MBUに対してMM書
き込みを指示する。第４にMBUは変更された
DSDまたはISDをMMに書き込む。第５にFWは
変更したのがISR（間接セグメント参照ビツト）＝
０のDSDまたはISDのときMBUに対して前記プ
ロセス名JP、実効アドレス中のSTNおよびSTE
により指定されるTLBの部分の登録を消去する
ことを指示し、ISR＝１のDSDを変更したときは
TLBの全ての登録を消去することを指示する。
第６にMBUはTLBの全ての登録を消去すること
を指示されたときノンページモード方式、ページ
モード方式に関わらずTLBの登録の有効性を示
すＶビツトを全登録分クリアし、プロセス名JP
実効アドレス中のSTNおよびSTEで指定される
TLBの部分の登録を消去することを指示された
とき、ノンページモード方式においてはプロセス
名JP、実効アドレス中のSTNおよびSTEで指定
されるTLBの登録があるか否かを第９図のアン
ド回路１０４０の出力で検出し、登録があるとき
は該登録部分のＶビツトをクリアし、ないときは
何もしない。またページモードにおいてはプロセ
ス名JP、実効アドレス中のSTNおよびSTEで指
定される登録があるか否かを実効アドレス中の
PTEに該当する部分を最小から最大まで変化さ
せて検出し、同様に登録のあるときのみ該登録部
分のＶビツトをクリアする。第７にFWは第６の
MBUの移動終了後、命令の終了を指示する。
PSTPD命令におけるPSTSD命令との相異はPD
の変更命令であること、PDを含むページ表に対
応するDSDを読み出し該DSDのISR＝０のとき
プロセス名JP、実効アドレス中のSTN、STEお
よびPTEで該当するTLBの部分の登録を無効と
し、TSR＝１のときTLBの全登録を無効とする
ことである。
接指定セグメント記述子（以下DSD）および間
接指定セグメント記述子（以下ISD）を変更する
命令RSTSD命令とページ記述子（以下PD）を
変更する命令RSTPD命令を設ける。該両命令は
主にフアムウエア（以下FW）と前記TLBを含む
メモリバツフアユニツト（以下MBU）で実現し
ている。第１２図はRSTSD命令実行時の動作フ
ローであり、第１３図はRSTPD命令実行時の動
作フローである。RSTSD命令において、第１に
FWはソフトウエアで指定されたプロセス名JP、
実効アドレス中のSTNおよびSTEでDSD又は
ISDのMM読み出しをMBUに指示する。第２に
MBUは指定されたDSDまたはISDをFWに送る。
第３にFWはソフトウエアに指定された内容で
DSDまたはISDを変更し、MBUに対してMM書
き込みを指示する。第４にMBUは変更された
DSDまたはISDをMMに書き込む。第５にFWは
変更したのがISR（間接セグメント参照ビツト）＝
０のDSDまたはISDのときMBUに対して前記プ
ロセス名JP、実効アドレス中のSTNおよびSTE
により指定されるTLBの部分の登録を消去する
ことを指示し、ISR＝１のDSDを変更したときは
TLBの全ての登録を消去することを指示する。
第６にMBUはTLBの全ての登録を消去すること
を指示されたときノンページモード方式、ページ
モード方式に関わらずTLBの登録の有効性を示
すＶビツトを全登録分クリアし、プロセス名JP
実効アドレス中のSTNおよびSTEで指定される
TLBの部分の登録を消去することを指示された
とき、ノンページモード方式においてはプロセス
名JP、実効アドレス中のSTNおよびSTEで指定
されるTLBの登録があるか否かを第９図のアン
ド回路１０４０の出力で検出し、登録があるとき
は該登録部分のＶビツトをクリアし、ないときは
何もしない。またページモードにおいてはプロセ
ス名JP、実効アドレス中のSTNおよびSTEで指
定される登録があるか否かを実効アドレス中の
PTEに該当する部分を最小から最大まで変化さ
せて検出し、同様に登録のあるときのみ該登録部
分のＶビツトをクリアする。第７にFWは第６の
MBUの移動終了後、命令の終了を指示する。
PSTPD命令におけるPSTSD命令との相異はPD
の変更命令であること、PDを含むページ表に対
応するDSDを読み出し該DSDのISR＝０のとき
プロセス名JP、実効アドレス中のSTN、STEお
よびPTEで該当するTLBの部分の登録を無効と
し、TSR＝１のときTLBの全登録を無効とする
ことである。
本発明の第一の方式は、第１２図に示される動
作のうち、ノンページモード方式の動作に該当す
る。本発明の第二の方式は、第１２図に示される
動作のうち、ページモード方式の動作に該当す
る。本発明の第三の方式は、第１３図に示される
動作に該当する。
作のうち、ノンページモード方式の動作に該当す
る。本発明の第二の方式は、第１２図に示される
動作のうち、ページモード方式の動作に該当す
る。本発明の第三の方式は、第１３図に示される
動作に該当する。
第１０図は本発明の一実施例に用いるノンペー
ジモード方式の場合におけるDSDおよびISDを示
す図である。同図ａは該DSDを示し同図のフイ
ールド８１０，８１２，８１４および８１６は本
DSDと対応するセグメントの属性を含み、同図
のフイールド８１１のＩはDSDかISDかを指定
し、DSDにおいて０であり、同図のフイールド
８１３は本DSDと対応するセグメントの絶対ア
ドレス情報を含み、同図のフイールド８１５の
ISRは本DSDをISDが指定しているとき１となる
ISRである。同図のｂは前記ISDであり、同図の
フイールド８２０，８２２および８２４は本ISD
の指定するDSDと対応するセグメントの属性を
含み、該DSDが含むセグメントの属性と一部置
き換わり前記セグメントの属性となる。また同図
のフイールド８２１のＩはISDにおいて“１”で
あり、同図のフイールド８２３はISDの指定する
DSDの置かれるアドレス情報を含む。
ジモード方式の場合におけるDSDおよびISDを示
す図である。同図ａは該DSDを示し同図のフイ
ールド８１０，８１２，８１４および８１６は本
DSDと対応するセグメントの属性を含み、同図
のフイールド８１１のＩはDSDかISDかを指定
し、DSDにおいて０であり、同図のフイールド
８１３は本DSDと対応するセグメントの絶対ア
ドレス情報を含み、同図のフイールド８１５の
ISRは本DSDをISDが指定しているとき１となる
ISRである。同図のｂは前記ISDであり、同図の
フイールド８２０，８２２および８２４は本ISD
の指定するDSDと対応するセグメントの属性を
含み、該DSDが含むセグメントの属性と一部置
き換わり前記セグメントの属性となる。また同図
のフイールド８２１のＩはISDにおいて“１”で
あり、同図のフイールド８２３はISDの指定する
DSDの置かれるアドレス情報を含む。
第１１図は本発明の一実施例に用いるページモ
ード方式の場合におけるDSDおよびPDを示す図
である。同図ｃは該DSDであり、同図のフイー
ルド９１０，９１２および９１４は本DSDと対
応するページ表に含まれる各PDに対応する各ペ
ージの属性を含み、同図のフイールド９１１のＩ
はDSDかISDかを指示し、DSDにおいて０であ
り、同図のフイールド９１３は本DSDと対応す
るページ表のアドレス情報を含み同図のフイール
ド９１５のISRは本DSDをISDが指定していると
き“１”となる。同図ｄはPDであり、同図のフ
イールド９２０は本PDと対応するページの属性
を含み、同図のフイールド３３８は本PDと対応
するページの絶対アドレス情報を含む。ページモ
ードにおけるISDはノンページモードのISDと同
様に定義されるが、第１０図のフイールド８２
０，８２２および８２４は、本ISDの指定する
DSDと対応するページ表に含まれるPDと対応す
るページの属性を含み、該DSDが含むページの
属性に一部置き換わり前記ページの属性となる。
ード方式の場合におけるDSDおよびPDを示す図
である。同図ｃは該DSDであり、同図のフイー
ルド９１０，９１２および９１４は本DSDと対
応するページ表に含まれる各PDに対応する各ペ
ージの属性を含み、同図のフイールド９１１のＩ
はDSDかISDかを指示し、DSDにおいて０であ
り、同図のフイールド９１３は本DSDと対応す
るページ表のアドレス情報を含み同図のフイール
ド９１５のISRは本DSDをISDが指定していると
き“１”となる。同図ｄはPDであり、同図のフ
イールド９２０は本PDと対応するページの属性
を含み、同図のフイールド３３８は本PDと対応
するページの絶対アドレス情報を含む。ページモ
ードにおけるISDはノンページモードのISDと同
様に定義されるが、第１０図のフイールド８２
０，８２２および８２４は、本ISDの指定する
DSDと対応するページ表に含まれるPDと対応す
るページの属性を含み、該DSDが含むページの
属性に一部置き換わり前記ページの属性となる。
本発明には、直接指定セグメント記述子または
ページ記述子を変更したときにISRビツトを設け
ることにより高速アドレス変換バツフアの無効部
分を限定し該無効部分のみを消去できるという効
果がある。
ページ記述子を変更したときにISRビツトを設け
ることにより高速アドレス変換バツフアの無効部
分を限定し該無効部分のみを消去できるという効
果がある。
第１図は本発明を論理アドレスを示す図、第２
図は情報処理装置とプロセスとの関係を示す図、
第３図は境界アドレスレジスタからプロセス制御
ブロツクまでのアクセス過程を示す図、第４図は
プロセス制御ブロツク内の第１および第２のアド
レス空間表示語からセグメント記述子までのアク
セス過程を示す図、第５図はノンページモードに
おける論理アドレス、セグメント記述子およびセ
グメントの関係を示す図、第６図はページモード
における論理アドレス、セグメント記述子、ペー
ジ記述子およびページの関係を示す図、第７図は
プロセスと該プロセスのアドレス空間との関係を
示す図、第８図は本発明の一実施例を示す図、第
９図は第８図のメモリバツフアユニツト１１２に
含まれる高速アドレス変換バツフアの構成を示す
図、第１０図はノンページモード方式における直
接指定セグメント記述子および間接指定セグメン
ト記述子をそれぞれ示す図、第１１図はページモ
ード方式における直接指定セグメント記述子およ
びページ記述子をそれぞれ示す図、第１２図は
RSTSD命令実行時の動作フローを示す図、およ
び第１３図はRSTPD命令実行時の動作フローを
示す図である。 第８図において、１１１０……主記憶装置、１
１１１……主記憶制御ユニツト、１１１２……メ
モリバツフアユニツト、１１１３……命令実効ユ
ニツト、１１１４……命令先取りユニツト、１１
１５……コントロールストアユニツト。
図は情報処理装置とプロセスとの関係を示す図、
第３図は境界アドレスレジスタからプロセス制御
ブロツクまでのアクセス過程を示す図、第４図は
プロセス制御ブロツク内の第１および第２のアド
レス空間表示語からセグメント記述子までのアク
セス過程を示す図、第５図はノンページモードに
おける論理アドレス、セグメント記述子およびセ
グメントの関係を示す図、第６図はページモード
における論理アドレス、セグメント記述子、ペー
ジ記述子およびページの関係を示す図、第７図は
プロセスと該プロセスのアドレス空間との関係を
示す図、第８図は本発明の一実施例を示す図、第
９図は第８図のメモリバツフアユニツト１１２に
含まれる高速アドレス変換バツフアの構成を示す
図、第１０図はノンページモード方式における直
接指定セグメント記述子および間接指定セグメン
ト記述子をそれぞれ示す図、第１１図はページモ
ード方式における直接指定セグメント記述子およ
びページ記述子をそれぞれ示す図、第１２図は
RSTSD命令実行時の動作フローを示す図、およ
び第１３図はRSTPD命令実行時の動作フローを
示す図である。 第８図において、１１１０……主記憶装置、１
１１１……主記憶制御ユニツト、１１１２……メ
モリバツフアユニツト、１１１３……命令実効ユ
ニツト、１１１４……命令先取りユニツト、１１
１５……コントロールストアユニツト。
Claims (1)
- 【特許請求の範囲】 １ 論理アドレス空間のセグメントに１対１に対
応し前記セグメントの属性と絶対アドレス情報と
を含む直接指定セグメント記述子と、該直接指定
セグメント記述子へのポインタ情報を含む間接指
定セグメント記述子とを記憶する記憶手段と、 論理アドレスに応答して前記直接指定セグメン
ト記述子に含まれている前記セグメントの属性と
絶対アドレス情報とを出力する高速アドレス変換
バツフアとを具備するアドレス変換方式におい
て、 前記直接指定セグメント記述子内に前記間接指
定セグメント記述子で指定されているか否かを示
す間接セグメント参照ビツトを設け、 該間接セグメント参照ビツトに応答して前記間
接指的セグメント記述子で指定されていない前記
直接指定セグメント記述子を変更したとき変更さ
れた直接指定セグメント記述子の内容を含む前記
高速アドレス変換バツフアの登録のみを消去し、 前記間接セグメント参照ビツトに応答して前記
間接指定セグメント記述子で指定されている前記
記憶手段中の前記直接指定セグメント記述子を変
更したときは前記高速アドレス変換バツフアの全
登録を消去するようにしたことを特徴とするアド
レス変換方式。 ２ 論理アドレス空間のページに１対１に対応し
て前記ページの属性と絶対アドレス情報とを含む
ページ記述子と、前記ページ記述子の配列である
ページ表へのポインタ情報を含む直接指定セグメ
ント記述子と、前記直接指定セグメント記述子へ
のポインタ情報を含む間接指定セグメント記述子
とを記憶する記憶手段と、 論理アドレスに応答して前記ページ記述子に含
まれる前記ページの属性と絶対アドレス情報とを
出力する高速アドレス変換バツフアとを具備する
アドレス変換方式において、 前記直接指定セグメント記述子に前記間接指定
セグメント記述子で指定されているか否かを示す
間接セグメント参照ビツトを設け、 該間接セグメント参照ビツトに応答して前記間
接指定セグメント記述子で指定されていない前記
直接指定セグメント記述子を変更したとき変更し
た直接指定セグメント記述子が指示するページ表
に含まれる前記ページ記述子の内容を含む前記高
速アドレス変換バツフアの登録のみを消去し、前
記間接指定参照ビツトに応答して前記間接指定セ
グメント記述子で指示されている直接指定セグメ
ント記述子を変更したとき前記高速アドレス変換
バツフアの前登録を消去するようにしたことを特
徴とするアドレス変換方式。 ３ 論理アドレス空間のページに１対１に対応し
て前記ページの属性と絶対アドレス情報を含むペ
ージ記述子と、前記ページ記述子の配列であるペ
ージ表へのポインタ情報を含む直接指定セグメン
ト記述子と、前記直接指定セグメント記述子への
ポインタ情報を含む間接指定セグメント記述子と
を記憶する記憶手段と、 論理アドレスに応答して前記ページ記述子に含
まれるページの属性と絶対アドレス情報を出力す
る高速アドレス変換バツフアを具備するアドレス
変換方式において、前記直接指定セグメント記述
子内に前記間接指定セグメント記述子で指示され
ているか否かを示す間接セグメント参照ビツトを
設け、前記間接セグメント参照ビツトに応答して
前記間接指定セグメント記述子で指示されていな
い前記直接指定セグメント記述子が指示する前記
ページ表に含まれる前記ページ記述子を変更した
とき前記変更したページ記述子の内容を含む前記
高速アドレス変換バツフアの登録のみ消去し、前
記間接セグメント参照ビツトに応答して前記間接
指定セグメント記述子で指示されている前記直接
指定セグメント記述子が指示する前記ページ表に
含まれる前記ページ記述子を変更したとき前記高
速アドレス変換バツフアの全登録を消去するよう
にしたことを特徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7872379A JPS564843A (en) | 1979-06-22 | 1979-06-22 | Address conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7872379A JPS564843A (en) | 1979-06-22 | 1979-06-22 | Address conversion system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS564843A JPS564843A (en) | 1981-01-19 |
| JPS6367213B2 true JPS6367213B2 (ja) | 1988-12-23 |
Family
ID=13669794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7872379A Granted JPS564843A (en) | 1979-06-22 | 1979-06-22 | Address conversion system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS564843A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202821A (ja) * | 1982-05-21 | 1983-11-26 | Sony Magnescale Inc | 磁気ヘツド装置 |
| JPS6115158U (ja) * | 1984-06-30 | 1986-01-29 | 日本電気ホームエレクトロニクス株式会社 | 印字ハンマバンク位置及び運動方向検出装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101943A (en) * | 1977-02-17 | 1978-09-05 | Nec Corp | Address converter |
-
1979
- 1979-06-22 JP JP7872379A patent/JPS564843A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101943A (en) * | 1977-02-17 | 1978-09-05 | Nec Corp | Address converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS564843A (en) | 1981-01-19 |
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