JPH10187538A - 仮想アドレス変換資源の共用化の方法及びシステム - Google Patents
仮想アドレス変換資源の共用化の方法及びシステムInfo
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- JPH10187538A JPH10187538A JP9114690A JP11469097A JPH10187538A JP H10187538 A JPH10187538 A JP H10187538A JP 9114690 A JP9114690 A JP 9114690A JP 11469097 A JP11469097 A JP 11469097A JP H10187538 A JPH10187538 A JP H10187538A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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Abstract
(57)【要約】
【課題】 共通テキスト・オブジェクトを共用するプロ
セスに実質的なオーバヘッドなしで変換資源を共用する
ことを可能にさせる機構を提供する。 【解決手段】 プロセッサは１つのプロセスからの要求
を処理するコアユニットを含む。該プロセスは、第１コ
ード・コンテキスト識別子を有するセグメントを備える
コード部分と、第１データ・コンテキスト識別子を備え
るデータ部分を有する。プロセッサは、コード・アドレ
ス変換を記憶する第１記憶デバイス、データ・アドレス
変換を記憶する第２記憶デバイス、コアユニットと第１
記憶デバイスとに結合され第２コード・コンテキスト識
別子を記憶するコード・コンテキスト・レジスタ、及び
コアユニットと第２記憶デバイスとに結合され第２デー
タ・コンテキスト識別子を記憶するデータ・コンテキス
ト・レジスタを含む。
セスに実質的なオーバヘッドなしで変換資源を共用する
ことを可能にさせる機構を提供する。 【解決手段】 プロセッサは１つのプロセスからの要求
を処理するコアユニットを含む。該プロセスは、第１コ
ード・コンテキスト識別子を有するセグメントを備える
コード部分と、第１データ・コンテキスト識別子を備え
るデータ部分を有する。プロセッサは、コード・アドレ
ス変換を記憶する第１記憶デバイス、データ・アドレス
変換を記憶する第２記憶デバイス、コアユニットと第１
記憶デバイスとに結合され第２コード・コンテキスト識
別子を記憶するコード・コンテキスト・レジスタ、及び
コアユニットと第２記憶デバイスとに結合され第２デー
タ・コンテキスト識別子を記憶するデータ・コンテキス
ト・レジスタを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にコンピュー
タ・システムの分野に関する。特に、本発明は、メモリ
管理サブシステムに関する。
タ・システムの分野に関する。特に、本発明は、メモリ
管理サブシステムに関する。
【０００２】
【従来の技術】オペレーティング・システムについての
主たる関心は、コンピュータ・ハードウエアに存する制
限された量の物理メモリに鑑みると種々のプロセスに対
する記憶割振りを管理することにある。設計者は、主記
憶装置内のどこにプロセスが置かれるかを、またプロセ
スがその実行中に変更されるときいかにメモリがプロセ
スに対して割り振られるかを決定しなければならない。
全てのオペレーティング・システムに共通する１つの問
題は、メモリが疎状態（ｓｐａｒｓｅ）になったときの
メモリアドレッシングの処理の仕方を決定することであ
る。この問題と取り組むため、多数のオペレーティング
・システムが仮想記憶アドレッシングを採用してきた。
主たる関心は、コンピュータ・ハードウエアに存する制
限された量の物理メモリに鑑みると種々のプロセスに対
する記憶割振りを管理することにある。設計者は、主記
憶装置内のどこにプロセスが置かれるかを、またプロセ
スがその実行中に変更されるときいかにメモリがプロセ
スに対して割り振られるかを決定しなければならない。
全てのオペレーティング・システムに共通する１つの問
題は、メモリが疎状態（ｓｐａｒｓｅ）になったときの
メモリアドレッシングの処理の仕方を決定することであ
る。この問題と取り組むため、多数のオペレーティング
・システムが仮想記憶アドレッシングを採用してきた。
【０００３】仮想記憶アドレッシングは、プログラマ及
びコンパイル・システムがハードウエア・アーキテクチ
ャにより強いられるアドレスよりむしろ作業するのに便
利なアドレスを選定することを可能にする。これは、オ
ペレーティング・システムが物理メモリにおいて利用で
きる空間より多くの空間を要求するプログラムを実行す
ることを可能にする。プログラムが実行するにつれ、プ
ログラムは、物理アドレスへ透過的に変換される仮想ア
ドレスを用いることによりコード及びデータを参照す
る。実行するため、プログラムは、物理メモリに存在し
なければならず、プログラムはそのコード及びデータの
双方に対して実アドレスを持たねばならない。こうし
て、変換機構が、実行時に仮想記憶アドレスを物理記憶
アドレスに変換するため必要とされる。仮想アドレスを
物理記憶アドレスにマップするため、マッピング機能が
用いられる。このマッピング機能は、仮想アドレスを取
り出し、所定のアドレス・マッピングを用いることによ
り該仮想アドレスを物理アドレスに変換する。
びコンパイル・システムがハードウエア・アーキテクチ
ャにより強いられるアドレスよりむしろ作業するのに便
利なアドレスを選定することを可能にする。これは、オ
ペレーティング・システムが物理メモリにおいて利用で
きる空間より多くの空間を要求するプログラムを実行す
ることを可能にする。プログラムが実行するにつれ、プ
ログラムは、物理アドレスへ透過的に変換される仮想ア
ドレスを用いることによりコード及びデータを参照す
る。実行するため、プログラムは、物理メモリに存在し
なければならず、プログラムはそのコード及びデータの
双方に対して実アドレスを持たねばならない。こうし
て、変換機構が、実行時に仮想記憶アドレスを物理記憶
アドレスに変換するため必要とされる。仮想アドレスを
物理記憶アドレスにマップするため、マッピング機能が
用いられる。このマッピング機能は、仮想アドレスを取
り出し、所定のアドレス・マッピングを用いることによ
り該仮想アドレスを物理アドレスに変換する。
【０００４】非限定的例示において、仮想アドレスは、
３つの部分、即ち、図１に示される前向き（ｆｏｒｗａ
ｒｄｅｄ）のページ・テーブル構造（ｓｃｈｅｍｅ）に
おいて示されるそのページ内における仮想セグメント番
号１１１、仮想ページ番号１１２及びオフセット１１３
を含む。仮想セグメント番号１１１、仮想ページ番号１
１２及びオフセット１１３は、実行時に物理ページ番号
（ページ・フレーム番号とも呼ばれる。）とオフセット
に変換される。ソフトウエア技術とハードウエア技術の
組合せを用いて、仮想アドレスが、セグメント・テーブ
ル１３０及びページ・テーブル１４０内に探索され、物
理ページ番号を発生する。前向きのページ・テーブル構
造１００は、コンテキスト・テーブル１２０、セグメン
ト・テーブル１３０及びページ・テーブル１４０の３つ
の異なるテーブルに連続的にアクセスすることにより仮
想アドレス１１０を物理アドレス１５０へ変換すること
に関わる。詳細には、仮想アドレス１１０は、メモリ管
理ユニット（ＭＭＵ）の初期化中に設定されたプロセッ
サ・レジスタ（即ち、ルート・テーブル・ポインタ１１
５）の内容とコンテキスト・レジスタ１１６内の情報と
を最初に組み合わせることにより物理アドレス１５０に
変換される。コンテキスト・レジスタ１１６は、同じ仮
想アドレスをたまたま所有するプロセスを独特に識別す
る情報を記憶する記憶要素（例えば、プロセッサ・レジ
スタ）である。ルート・テーブル・ポインタ１１５をコ
ンテキスト・レジスタ１１６の情報と組合せことによ
り、コンテキスト・テーブル１２０のエントリ１２１へ
のポインタが生成される。このエントリ１２１は、セグ
メント・テーブル１３０内のエントリ１３１の内容をア
クセスするための索引として用いられる。エントリ１３
１は、仮想アドレス１１０のセグメント部分１１１の内
容により設定されたエントリ１３１のベースアドレスを
有する。同様に、エントリ１３１の内容が、ページ・エ
ントリ１４１の内容をアクセスするため、ページ部分１
１２をページ・テーブル１４１のベースアドレスとして
有する、該ページ・テーブル１４０に対する索引として
用いられる。ページ・エントリ１４１の内容が、仮想ア
ドレス１１０のページ・オフセット１１３と組み合わさ
れ、物理アドレス１５０を形成する。
３つの部分、即ち、図１に示される前向き（ｆｏｒｗａ
ｒｄｅｄ）のページ・テーブル構造（ｓｃｈｅｍｅ）に
おいて示されるそのページ内における仮想セグメント番
号１１１、仮想ページ番号１１２及びオフセット１１３
を含む。仮想セグメント番号１１１、仮想ページ番号１
１２及びオフセット１１３は、実行時に物理ページ番号
（ページ・フレーム番号とも呼ばれる。）とオフセット
に変換される。ソフトウエア技術とハードウエア技術の
組合せを用いて、仮想アドレスが、セグメント・テーブ
ル１３０及びページ・テーブル１４０内に探索され、物
理ページ番号を発生する。前向きのページ・テーブル構
造１００は、コンテキスト・テーブル１２０、セグメン
ト・テーブル１３０及びページ・テーブル１４０の３つ
の異なるテーブルに連続的にアクセスすることにより仮
想アドレス１１０を物理アドレス１５０へ変換すること
に関わる。詳細には、仮想アドレス１１０は、メモリ管
理ユニット（ＭＭＵ）の初期化中に設定されたプロセッ
サ・レジスタ（即ち、ルート・テーブル・ポインタ１１
５）の内容とコンテキスト・レジスタ１１６内の情報と
を最初に組み合わせることにより物理アドレス１５０に
変換される。コンテキスト・レジスタ１１６は、同じ仮
想アドレスをたまたま所有するプロセスを独特に識別す
る情報を記憶する記憶要素（例えば、プロセッサ・レジ
スタ）である。ルート・テーブル・ポインタ１１５をコ
ンテキスト・レジスタ１１６の情報と組合せことによ
り、コンテキスト・テーブル１２０のエントリ１２１へ
のポインタが生成される。このエントリ１２１は、セグ
メント・テーブル１３０内のエントリ１３１の内容をア
クセスするための索引として用いられる。エントリ１３
１は、仮想アドレス１１０のセグメント部分１１１の内
容により設定されたエントリ１３１のベースアドレスを
有する。同様に、エントリ１３１の内容が、ページ・エ
ントリ１４１の内容をアクセスするため、ページ部分１
１２をページ・テーブル１４１のベースアドレスとして
有する、該ページ・テーブル１４０に対する索引として
用いられる。ページ・エントリ１４１の内容が、仮想ア
ドレス１１０のページ・オフセット１１３と組み合わさ
れ、物理アドレス１５０を形成する。
【０００５】図１に示されるページ・テーブルのような
ページ・テーブルは、物理メモリに通常保持されている
データ構造である。仮想アドレスが参照される度毎に、
仮想アドレスが、それと対応する物理アドレスを生じる
ためこのテーブルの中に探索されねばならない。しかし
ながら、オペレーティング・システムが仮想ページを必
要とする度毎にこのテーブルを探索するのは非常に時間
を消費することになる。図１に示されるテーブルは、代
替として、プロセッサ・チップにしばしば組み込まれた
連想メモリの中に、より都合よく記憶され得る。
ページ・テーブルは、物理メモリに通常保持されている
データ構造である。仮想アドレスが参照される度毎に、
仮想アドレスが、それと対応する物理アドレスを生じる
ためこのテーブルの中に探索されねばならない。しかし
ながら、オペレーティング・システムが仮想ページを必
要とする度毎にこのテーブルを探索するのは非常に時間
を消費することになる。図１に示されるテーブルは、代
替として、プロセッサ・チップにしばしば組み込まれた
連想メモリの中に、より都合よく記憶され得る。
【０００６】アーキテクチャの数の増大は、ソフトウエ
アにより管理された変換ルックアサイド（ｌｏｏｋ−ａ
ｓｉｄｅ）・バッファ（ＴＬＢ）を介して仮想メモリの
支援を与える。これは、アドレス変換ページ・テーブル
を保持するため巨大容量の物理メモリを必要とする６４
ビット・アドレス・ページの出現に主として起因する。
図２に示されるソフトウエアにより管理されたＴＬＢ
１７０は、最も最近の仮想アドレスを物理アドレスに変
換（ｔｈｅ ｒｅｃｅｎｔ ｖｉｒｔｕａｌｔｏ ｐｈ
ｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏ
ｎｓ）する小さい連想キャッシュであり、オペレーティ
ング・システムにより管理されている。ＴＬＢ １７０
は、データ部分１７４及びタグ部分１７６を含む多数の
変換エントリ１７２を含む。タグ部分１７６は、仮想ア
ドレス２３１と、プロセスを独特に識別するプロセス・
コンテキスト識別（「コンテキストＩＤ」）１７８とを
含む。データ部分１７４は、物理ページ番号１８０とペ
ージ属性（例えば、保護、参照、修正等）１８７とを含
む。プロセスがアドレスを参照するとき、プロセッサは
仮想アドレスをＴＬＢの中に探索する。仮想アドレスが
ＴＬＢの中に見いだされない場合、現在実行しているプ
ロセスの実行が中断され、例外が発生される（障害又は
トラップ）。例外処理ハンドラが、主記憶装置内のペー
ジ・テーブルを探索して、キャッシュ連想メモリに見い
だされなかった仮想アドレスと対応するエントリが存在
するかを調べる。エントリが見つかるならば、このペー
ジについての変換情報がキャッシュ連想メモリ（ＴＬ
Ｂ）の中に置かれる。次いで、ＴＬＢミス（ｍｉｓｓ）
を起こした命令が再実行される。こうして、仮想アドレ
スが再びＴＬＢ内に探索されるが、今度は仮想アドレス
がＴＬＢ内に見いだされ物理アドレスに変換され、次い
で該物理アドレスにプロセッサがアクセスすることが可
能となる。
アにより管理された変換ルックアサイド（ｌｏｏｋ−ａ
ｓｉｄｅ）・バッファ（ＴＬＢ）を介して仮想メモリの
支援を与える。これは、アドレス変換ページ・テーブル
を保持するため巨大容量の物理メモリを必要とする６４
ビット・アドレス・ページの出現に主として起因する。
図２に示されるソフトウエアにより管理されたＴＬＢ
１７０は、最も最近の仮想アドレスを物理アドレスに変
換（ｔｈｅ ｒｅｃｅｎｔ ｖｉｒｔｕａｌｔｏ ｐｈ
ｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏ
ｎｓ）する小さい連想キャッシュであり、オペレーティ
ング・システムにより管理されている。ＴＬＢ １７０
は、データ部分１７４及びタグ部分１７６を含む多数の
変換エントリ１７２を含む。タグ部分１７６は、仮想ア
ドレス２３１と、プロセスを独特に識別するプロセス・
コンテキスト識別（「コンテキストＩＤ」）１７８とを
含む。データ部分１７４は、物理ページ番号１８０とペ
ージ属性（例えば、保護、参照、修正等）１８７とを含
む。プロセスがアドレスを参照するとき、プロセッサは
仮想アドレスをＴＬＢの中に探索する。仮想アドレスが
ＴＬＢの中に見いだされない場合、現在実行しているプ
ロセスの実行が中断され、例外が発生される（障害又は
トラップ）。例外処理ハンドラが、主記憶装置内のペー
ジ・テーブルを探索して、キャッシュ連想メモリに見い
だされなかった仮想アドレスと対応するエントリが存在
するかを調べる。エントリが見つかるならば、このペー
ジについての変換情報がキャッシュ連想メモリ（ＴＬ
Ｂ）の中に置かれる。次いで、ＴＬＢミス（ｍｉｓｓ）
を起こした命令が再実行される。こうして、仮想アドレ
スが再びＴＬＢ内に探索されるが、今度は仮想アドレス
がＴＬＢ内に見いだされ物理アドレスに変換され、次い
で該物理アドレスにプロセッサがアクセスすることが可
能となる。
【０００７】ユニックス・システムＶ リリース４（Ｕ
ＮＩＸ Ｓｙｓｔｅｍ Ｖ ｒｅｌｅａｓｅ ４）にお
いて、プロセスのアドレス空間は、セグメントあるいは
領域と呼ばれる異なるセクションに分割される。セグメ
ントは仮想アドレス空間の連続部分である。セグメント
は、プロセスがそのアドレス空間の部分を他のプロセス
と共用することを可能にする便利な方法を提供する。セ
グメントはまた、オペレーティング・システムがプロセ
ス１アドレス空間を保護することを可能にし、その結果
プロセス自身はプロセス１アドレス空間を変えることが
できない。図３は、テキスト・セグメント２０４、デー
タ・セグメント２０６及びスタック・セグメント２０８
を含むプロセス・アドレス空間２０２を示す。テキスト
・セグメントは、通常、プロセスのための実行可能コー
ド（即ち機械語命令）を含む。一般に、このセグメント
は、読出し専用とマークされ、その結果プロセスはそれ
自身のコードを変えることができず、あるいは他のプロ
セスがそのコードを変えることができない。テキスト・
セグメントは、同じコードを実行する多くのプロセスの
間で共用され得る。例えば、特定のプログラムを同時に
実行する多くのユーザが有り得る。オペレーティング・
システムは、コードを実行している全てのプロセスの間
で共用されるテキスト・セグメントの中に特定のプログ
ラムのための当該コードを置くであろう。
ＮＩＸ Ｓｙｓｔｅｍ Ｖ ｒｅｌｅａｓｅ ４）にお
いて、プロセスのアドレス空間は、セグメントあるいは
領域と呼ばれる異なるセクションに分割される。セグメ
ントは仮想アドレス空間の連続部分である。セグメント
は、プロセスがそのアドレス空間の部分を他のプロセス
と共用することを可能にする便利な方法を提供する。セ
グメントはまた、オペレーティング・システムがプロセ
ス１アドレス空間を保護することを可能にし、その結果
プロセス自身はプロセス１アドレス空間を変えることが
できない。図３は、テキスト・セグメント２０４、デー
タ・セグメント２０６及びスタック・セグメント２０８
を含むプロセス・アドレス空間２０２を示す。テキスト
・セグメントは、通常、プロセスのための実行可能コー
ド（即ち機械語命令）を含む。一般に、このセグメント
は、読出し専用とマークされ、その結果プロセスはそれ
自身のコードを変えることができず、あるいは他のプロ
セスがそのコードを変えることができない。テキスト・
セグメントは、同じコードを実行する多くのプロセスの
間で共用され得る。例えば、特定のプログラムを同時に
実行する多くのユーザが有り得る。オペレーティング・
システムは、コードを実行している全てのプロセスの間
で共用されるテキスト・セグメントの中に特定のプログ
ラムのための当該コードを置くであろう。
【０００８】データ・セグメント２０６は、プロセスに
よりその実行中に用いられそして変更されるデータを保
持する。データ・セグメントは、通常、読出し及び書込
みとマークされている。しかしながら、データ・セグメ
ントは決して他のプロセスと共用されず、むしろそれは
専用（ｐｒｉｖａｔｅ）のままである。このセグメント
が共用可能であるとすれば、プロセスは他のプロセスの
データを偶然に変更するかも知れない。最後に、プロセ
ス・アドレス空間２０２は、プロセス・スタックを含む
スタック・セグメント２０８を含む。スタック・セグメ
ント２０８は、読出し及び書込みとマークされ、データ
・セグメントと同様に他のプロセスと共用されない。
よりその実行中に用いられそして変更されるデータを保
持する。データ・セグメントは、通常、読出し及び書込
みとマークされている。しかしながら、データ・セグメ
ントは決して他のプロセスと共用されず、むしろそれは
専用（ｐｒｉｖａｔｅ）のままである。このセグメント
が共用可能であるとすれば、プロセスは他のプロセスの
データを偶然に変更するかも知れない。最後に、プロセ
ス・アドレス空間２０２は、プロセス・スタックを含む
スタック・セグメント２０８を含む。スタック・セグメ
ント２０８は、読出し及び書込みとマークされ、データ
・セグメントと同様に他のプロセスと共用されない。
【０００９】プロセス・アドレス空間２０２のテキスト
・セグメントの共用可能性は、多数のユーザが同時に同
じプログラムを実行しているタイム・シェアリング及び
データベース・システムにおいて特に有用な特徴であ
る。図４は、物理メモリ３０６の物理ページ３０８内の
同じ場所に含まれる同じプログラム（オブジェクト）を
実行する少なくとも１つのセグメント３１０及び３１４
のそれぞれを有する２つのプロセスｉ及びｊを図示す
る。物理ページ３０８に記憶されている共通オブジェク
トを含む物理メモリ３０６は、通常、仮想アドレスＶＡ
を検索し、共通オブジェクトと対応させ、且つ各プロセ
スについて、プロセスｉに対してプロセス識別子ｉを、
プロセスｊに対してプロセス識別子ｊをそれぞれ含む変
換キー３１６及び３１８を探索することによりアクセス
される。次いで、プロセス識別子ｉ及びｊと関係して仮
想アドレスＶＡが、カーネル・ページ・テーブル３２
２、変換ソフトウエア・バッファ３２４あるいはハード
ウエア変換ルックアサイド・バッファ３２６のようなオ
ペレーティング・システム変換資源の一つの中で探索さ
れる。分かり得るように、双方の変換エントリＶＡ，ｉ
及びＶＡ，ｊが、図４に示される全ての変換資源内の同
じ物理ページにマップする。この場合、たとえ各変換エ
ントリが同じ変換情報、即ち仮想アドレス及び対応する
物理ページを有しても、全ての仮想変換資源３２２、３
２４及び３２６は実質的にＴＬＢエントリを複写（ｒｅ
ｐｌｉｃａｔｅ）する（本質的に同じ情報に対して２つ
のエントリがある。）。こうして、共通テキスト・オブ
ジェクトを共用することは、変換資源において実質的な
オーバヘッドを生じる。共通テキスト・オブジェクトを
共用するプロセスに実質的なオーバヘッドなしで変換資
源を共用することを可能にさせる機構を提供することが
望ましい。
・セグメントの共用可能性は、多数のユーザが同時に同
じプログラムを実行しているタイム・シェアリング及び
データベース・システムにおいて特に有用な特徴であ
る。図４は、物理メモリ３０６の物理ページ３０８内の
同じ場所に含まれる同じプログラム（オブジェクト）を
実行する少なくとも１つのセグメント３１０及び３１４
のそれぞれを有する２つのプロセスｉ及びｊを図示す
る。物理ページ３０８に記憶されている共通オブジェク
トを含む物理メモリ３０６は、通常、仮想アドレスＶＡ
を検索し、共通オブジェクトと対応させ、且つ各プロセ
スについて、プロセスｉに対してプロセス識別子ｉを、
プロセスｊに対してプロセス識別子ｊをそれぞれ含む変
換キー３１６及び３１８を探索することによりアクセス
される。次いで、プロセス識別子ｉ及びｊと関係して仮
想アドレスＶＡが、カーネル・ページ・テーブル３２
２、変換ソフトウエア・バッファ３２４あるいはハード
ウエア変換ルックアサイド・バッファ３２６のようなオ
ペレーティング・システム変換資源の一つの中で探索さ
れる。分かり得るように、双方の変換エントリＶＡ，ｉ
及びＶＡ，ｊが、図４に示される全ての変換資源内の同
じ物理ページにマップする。この場合、たとえ各変換エ
ントリが同じ変換情報、即ち仮想アドレス及び対応する
物理ページを有しても、全ての仮想変換資源３２２、３
２４及び３２６は実質的にＴＬＢエントリを複写（ｒｅ
ｐｌｉｃａｔｅ）する（本質的に同じ情報に対して２つ
のエントリがある。）。こうして、共通テキスト・オブ
ジェクトを共用することは、変換資源において実質的な
オーバヘッドを生じる。共通テキスト・オブジェクトを
共用するプロセスに実質的なオーバヘッドなしで変換資
源を共用することを可能にさせる機構を提供することが
望ましい。
【００１０】
【発明が解決しようとする課題】本発明の課題は、共通
テキスト・オブジェクトを共用するプロセスに実質的な
オーバヘッドなしで変換資源を共用することを可能にさ
せる機構を提供することにある。
テキスト・オブジェクトを共用するプロセスに実質的な
オーバヘッドなしで変換資源を共用することを可能にさ
せる機構を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、少なくとも１
つのプロセスからの要求を処理するためのコア・ユニッ
トを含むプロセッサを提供する。前記少なくとも１つの
プロセスは、第１のコード・コンテキスト識別子を有す
る少なくとも１つのセグメントを備えるコード部分を有
する。前記少なくとも１つのプロセスはまた、第１のデ
ータ・コンテキスト識別子を備えるデータ部分を有す
る。前記プロセッサは更に、コード・アドレス変換を記
憶するための第１の記憶装置と、データ・アドレス変換
を記憶するための第２の記憶装置を含む。前記プロセッ
サはまた、コア・ユニットと第１の記憶装置とに結合さ
れ第２のコード・コンテキスト識別子を記憶するための
コード・コンテキスト・レジスタを含む。前記プロセッ
サはまた、コア・ユニットと第２の記憶装置とに結合さ
れ第２のデータ・コンテキスト識別子を記憶するための
データ・コンテキスト・レジスタを含む。
つのプロセスからの要求を処理するためのコア・ユニッ
トを含むプロセッサを提供する。前記少なくとも１つの
プロセスは、第１のコード・コンテキスト識別子を有す
る少なくとも１つのセグメントを備えるコード部分を有
する。前記少なくとも１つのプロセスはまた、第１のデ
ータ・コンテキスト識別子を備えるデータ部分を有す
る。前記プロセッサは更に、コード・アドレス変換を記
憶するための第１の記憶装置と、データ・アドレス変換
を記憶するための第２の記憶装置を含む。前記プロセッ
サはまた、コア・ユニットと第１の記憶装置とに結合さ
れ第２のコード・コンテキスト識別子を記憶するための
コード・コンテキスト・レジスタを含む。前記プロセッ
サはまた、コア・ユニットと第２の記憶装置とに結合さ
れ第２のデータ・コンテキスト識別子を記憶するための
データ・コンテキスト・レジスタを含む。
【００１２】本発明はまた、バス、当該バスに結合され
た記憶装置、及び前記バスに結合されたプロセッサを備
える。前記プロセッサは、少なくとも１つのプロセスか
らの要求を処理するためのコア・ユニットを含み、当該
少なくとも１つのプロセスは少なくとも１つのコード・
セグメントを備えるコード部分を有する。前記少なくと
も１つのコード・セグメントは、第１のコード・コンテ
キスト識別子を有する。前記少なくとも１つのプロセス
は更に、第１のデータ・コンテキスト識別子を有する少
なくとも１つのデータ・セグメントを備えるデータ部分
を有する。コンピュータ・システムはまた、コード・ア
ドレス変換を記憶するための第１の記憶装置と、データ
・アドレス変換を記憶するための第２の記憶装置と、コ
ア・ユニットと第１の記憶装置とに結合され第２のコー
ド・コンテキスト識別子を記憶するためのコード・コン
テキスト・レジスタとを含む。コンピュータ・システム
は更に、コア・ユニットと第２の記憶装置とに結合され
第２のデータ・コンテキスト識別子を記憶するためのデ
ータ・コンテキスト・レジスタを含む。
た記憶装置、及び前記バスに結合されたプロセッサを備
える。前記プロセッサは、少なくとも１つのプロセスか
らの要求を処理するためのコア・ユニットを含み、当該
少なくとも１つのプロセスは少なくとも１つのコード・
セグメントを備えるコード部分を有する。前記少なくと
も１つのコード・セグメントは、第１のコード・コンテ
キスト識別子を有する。前記少なくとも１つのプロセス
は更に、第１のデータ・コンテキスト識別子を有する少
なくとも１つのデータ・セグメントを備えるデータ部分
を有する。コンピュータ・システムはまた、コード・ア
ドレス変換を記憶するための第１の記憶装置と、データ
・アドレス変換を記憶するための第２の記憶装置と、コ
ア・ユニットと第１の記憶装置とに結合され第２のコー
ド・コンテキスト識別子を記憶するためのコード・コン
テキスト・レジスタとを含む。コンピュータ・システム
は更に、コア・ユニットと第２の記憶装置とに結合され
第２のデータ・コンテキスト識別子を記憶するためのデ
ータ・コンテキスト・レジスタを含む。
【００１３】本発明はまた、コード・コンテキスト・レ
ジスタ、データ・コンテキスト・レジスタ、コード変換
ルックアヘッド（ｌｏｏｋ−ａｈｅａｄ）・バッファ
（ＣＴＬＢ）、データ変換ルックアヘッド・バッファ
（ＤＴＬＢ）及び仮想アドレス・レジスタを有するプロ
セッサを含むコンピュータ・システムにおいて制御アド
レス変換資源を共用するためコンピュータにより実現さ
れる方法を提供する。仮想アドレス変換資源を複数のプ
ロセスが共用するためコンピュータにより実現される方
法は、前記プロセスのコード及びデータのセグメントの
各々をアドレス空間にマップするステップと、前記プロ
セスの各々に対してデータ・サブアドレス空間コンテキ
スト識別子を割り振るステップと、第１のプロセスが共
通コード・サブアドレス空間コンテキスト識別子を有す
る他のプロセスとコード・セグメントを共用することが
できるかを決定するステップと、前記第１のプロセスが
コード・セグメントを前記他のプロセスと共用すること
ができる場合前記共通コード・サブアドレス空間コンテ
キスト識別子を前記第１のプロセスに割り当てるステッ
プと、前記プロセスが共通コード・サブアドレス空間コ
ンテキスト識別子を有する前記他のプロセスとコード・
セグメントを共用することができない場合独特のコード
・サブアドレス空間コンテキスト識別子を前記第１のプ
ロセスに割り当てるステップとを含む。
ジスタ、データ・コンテキスト・レジスタ、コード変換
ルックアヘッド（ｌｏｏｋ−ａｈｅａｄ）・バッファ
（ＣＴＬＢ）、データ変換ルックアヘッド・バッファ
（ＤＴＬＢ）及び仮想アドレス・レジスタを有するプロ
セッサを含むコンピュータ・システムにおいて制御アド
レス変換資源を共用するためコンピュータにより実現さ
れる方法を提供する。仮想アドレス変換資源を複数のプ
ロセスが共用するためコンピュータにより実現される方
法は、前記プロセスのコード及びデータのセグメントの
各々をアドレス空間にマップするステップと、前記プロ
セスの各々に対してデータ・サブアドレス空間コンテキ
スト識別子を割り振るステップと、第１のプロセスが共
通コード・サブアドレス空間コンテキスト識別子を有す
る他のプロセスとコード・セグメントを共用することが
できるかを決定するステップと、前記第１のプロセスが
コード・セグメントを前記他のプロセスと共用すること
ができる場合前記共通コード・サブアドレス空間コンテ
キスト識別子を前記第１のプロセスに割り当てるステッ
プと、前記プロセスが共通コード・サブアドレス空間コ
ンテキスト識別子を有する前記他のプロセスとコード・
セグメントを共用することができない場合独特のコード
・サブアドレス空間コンテキスト識別子を前記第１のプ
ロセスに割り当てるステップとを含む。
【００１４】本発明の特徴、局面及び利点は、以下の発
明の詳細な説明、特許請求の範囲及び添付の図面からよ
り充分に明らかになるであろう。
明の詳細な説明、特許請求の範囲及び添付の図面からよ
り充分に明らかになるであろう。
【００１５】
【発明の実施の形態】以下の記載において、特定の要素
又はステップ、手順、コマンド・オプション、コマンド
項目及び特定物（ｓｐｅｃｉｆｉｃｓ）は、本発明の完
全な理解を与えるために記述されている。しかしなが
ら、本発明がこれらの特定の詳細なしに実行し得ること
は当業者には明らかであろう。他の事例において、周知
のシステム及び方法が、本発明を不必要に隠すことを避
けるためブロック図あるいは流れ図の形式で示されてい
る。
又はステップ、手順、コマンド・オプション、コマンド
項目及び特定物（ｓｐｅｃｉｆｉｃｓ）は、本発明の完
全な理解を与えるために記述されている。しかしなが
ら、本発明がこれらの特定の詳細なしに実行し得ること
は当業者には明らかであろう。他の事例において、周知
のシステム及び方法が、本発明を不必要に隠すことを避
けるためブロック図あるいは流れ図の形式で示されてい
る。
【００１６】図５を参照すると、本発明を組み込んだコ
ンピュータ・システム４００のブロック図が示されてい
る。コンピュータ・システム４００は、このコンピュー
タ・システムの他の構成要素へ情報を通信するためのバ
ス４０１と、バス４０１に結合され情報を処理するため
のプロセッサ４０２とを備える。コンピュータ・システ
ム４００は更に、バス４０１に結合され、情報と、プロ
セッサ４０２により実行されるべき命令とを記憶するた
めのランダム・アクセス・メモリ（ＲＡＭ）又は他のダ
イナミック記憶装置４０４（主記憶装置と呼ばれる）を
備える。主記憶装置４０４はまた、プロセッサ４０２に
よる命令の実行中に一時的な変数あるいは他の中間の情
報を記憶するために用いられ得る。コンピュータ・シス
テム４００はまた、バス４０１に結合されプロセッサ４
０２のための情報及び命令を記憶するための読出し専用
メモリ（ＲＯＭ）及び／又は他のスタティック記憶装置
４０６と、磁気ディスクあるいは光ディスク及びそれと
対応するディスク駆動装置のような大容量記憶装置４０
７とを備える。大容量記憶装置４０７は、情報及び命令
を記憶するためバス４０１に結合されている。コンピュ
ータ・システム４００はまた、コンピュータ・ユーザに
対して情報を表示するため、陰極線管（ＣＲＴ）あるい
は液晶ディスプレイ（ＬＣＤ）のようなディスプレイ装
置４２１にバス４０１を介して結合され得る。コンピュ
ータ・システム４００はまた、情報及びコマンド選択を
プロセッサ４０２に通信するため、キーボードを含む英
数字入力装置４２２に結合されている。プロセッサ４０
２への直接情報及びコマンド選択が、バス４０１に結合
されている、マウス、トラックボール、スタイラス、あ
るいはカーソル方向キーのようなカーソル制御装置４２
３を介して入力され得る。バス４０１に結合され得る他
の装置は、用紙、フィルムあるいは類似のタイプの媒体
のような媒体上に命令、データあるいは他の情報を印字
するため用いられ得るハードコピー装置４２４である。
コンピュータ・システム４００は、別のシステム４５０
とネットワーク・インタフェース４２５及び通信リンク
４２６、４３０及び４３４を介して結合されている。コ
ンピュータ・システム４００の構成要素のいずれかある
いはその全部及び関連のハードウエアが好適実施形態に
おいて用いられ得るが、システムのいずれの他のタイプ
の形態が種々の目的のため用いられ得ることを当業者は
認めることができる。
ンピュータ・システム４００のブロック図が示されてい
る。コンピュータ・システム４００は、このコンピュー
タ・システムの他の構成要素へ情報を通信するためのバ
ス４０１と、バス４０１に結合され情報を処理するため
のプロセッサ４０２とを備える。コンピュータ・システ
ム４００は更に、バス４０１に結合され、情報と、プロ
セッサ４０２により実行されるべき命令とを記憶するた
めのランダム・アクセス・メモリ（ＲＡＭ）又は他のダ
イナミック記憶装置４０４（主記憶装置と呼ばれる）を
備える。主記憶装置４０４はまた、プロセッサ４０２に
よる命令の実行中に一時的な変数あるいは他の中間の情
報を記憶するために用いられ得る。コンピュータ・シス
テム４００はまた、バス４０１に結合されプロセッサ４
０２のための情報及び命令を記憶するための読出し専用
メモリ（ＲＯＭ）及び／又は他のスタティック記憶装置
４０６と、磁気ディスクあるいは光ディスク及びそれと
対応するディスク駆動装置のような大容量記憶装置４０
７とを備える。大容量記憶装置４０７は、情報及び命令
を記憶するためバス４０１に結合されている。コンピュ
ータ・システム４００はまた、コンピュータ・ユーザに
対して情報を表示するため、陰極線管（ＣＲＴ）あるい
は液晶ディスプレイ（ＬＣＤ）のようなディスプレイ装
置４２１にバス４０１を介して結合され得る。コンピュ
ータ・システム４００はまた、情報及びコマンド選択を
プロセッサ４０２に通信するため、キーボードを含む英
数字入力装置４２２に結合されている。プロセッサ４０
２への直接情報及びコマンド選択が、バス４０１に結合
されている、マウス、トラックボール、スタイラス、あ
るいはカーソル方向キーのようなカーソル制御装置４２
３を介して入力され得る。バス４０１に結合され得る他
の装置は、用紙、フィルムあるいは類似のタイプの媒体
のような媒体上に命令、データあるいは他の情報を印字
するため用いられ得るハードコピー装置４２４である。
コンピュータ・システム４００は、別のシステム４５０
とネットワーク・インタフェース４２５及び通信リンク
４２６、４３０及び４３４を介して結合されている。コ
ンピュータ・システム４００の構成要素のいずれかある
いはその全部及び関連のハードウエアが好適実施形態に
おいて用いられ得るが、システムのいずれの他のタイプ
の形態が種々の目的のため用いられ得ることを当業者は
認めることができる。
【００１７】ここで提供される論述において、「プロセ
ス」は、実行のためアドレス変換資源（即ち、割り当て
られたコード、データ、スタック、共用されるライブラ
リ）に依存するプロセッサにより実施される一連の操作
ステップとして定義される。各プロセスは独特のコンテ
キスト識別子を割り当てられる。
ス」は、実行のためアドレス変換資源（即ち、割り当て
られたコード、データ、スタック、共用されるライブラ
リ）に依存するプロセッサにより実施される一連の操作
ステップとして定義される。各プロセスは独特のコンテ
キスト識別子を割り当てられる。
【００１８】図６は、本発明のアドレッシング・アーキ
テクチャ及びプロセスを採用するコンピュータ・システ
ム５００をより詳細に表すブロック図である。コンピュ
ータ・システム５００（破線で示す）は、複数の端末
（例えば、パーソナル・コンピュータ、ワーク・ステー
ション等）５５０ａ〜５５０ｎに通信リンク５６０を介
して結合されている。コンピュータ・システム５００
は、共に第１のバス５１５を介して結合されているプロ
セッサ５０５及び主記憶装置５１０を備える。第１のバ
ス５１５は、その第１のバス５１５と第２のバス５２５
（例えば、Ｉ／Ｏバス）の間に通信経路を与える入力／
出力コントローラ５２０に結合されている。第２のバス
５２５は、複数の端末５５０ａ〜５５０ｎの内の一つか
ら出てトランシーバ・ユニット５３０（例えば、モデ
ム）により受信される情報を伝搬する。
テクチャ及びプロセスを採用するコンピュータ・システ
ム５００をより詳細に表すブロック図である。コンピュ
ータ・システム５００（破線で示す）は、複数の端末
（例えば、パーソナル・コンピュータ、ワーク・ステー
ション等）５５０ａ〜５５０ｎに通信リンク５６０を介
して結合されている。コンピュータ・システム５００
は、共に第１のバス５１５を介して結合されているプロ
セッサ５０５及び主記憶装置５１０を備える。第１のバ
ス５１５は、その第１のバス５１５と第２のバス５２５
（例えば、Ｉ／Ｏバス）の間に通信経路を与える入力／
出力コントローラ５２０に結合されている。第２のバス
５２５は、複数の端末５５０ａ〜５５０ｎの内の一つか
ら出てトランシーバ・ユニット５３０（例えば、モデ
ム）により受信される情報を伝搬する。
【００１９】図６に更に示されるように、プロセッサ５
０５は、コア・ユニット５０６及びメモリ管理ユニット
（「ＭＭＵ」）５０７を含む。ＭＭＵ ５０７は、主記
憶装置５１０に記憶されている情報をアクセスするとき
仮想アドレスを物理アドレスに変換するためプロセッサ
５０５により用いられる。ＭＭＵ ５０７は、以降コー
ド変換ルックアサイド（ｌｏｏｋ−ａｓｉｄｅ）・バッ
ファ（ＣＴＬＢ）５０８と呼ぶコード・アドレス変換を
記憶するための第１の記憶装置を含む。ＭＭＵ５０７は
更に、以降データ変換ルックアサイド・バッファ（ＤＴ
ＬＢ）５０９と呼ぶデータ・アドレス変換を記憶するた
めの第２の記憶装置を含む。更に、ＭＭＵ ５０７は、
コア・ユニット５０６とＣＴＬＢ ５０８とに結合さ
れ、現在のプロセスを独特に識別する現在コード・コン
テキスト識別子を記憶するための命令コンテキスト・レ
ジスタ即ちコード・コンテキスト・レジスタ５３６を含
む。コア・ユニット５０６は、少なくとも１つのプロセ
スからの要求を処理する。要求をコア・ユニットに発行
するプロセスは、通常、少なくとも１つのセグメントを
備えるコード・アドレス空間を有する。各セグメントに
対して、コード・コンテキスト識別子が割り当てられ
る。プロセスは更に、データ・コンテキスト識別子を備
えるデータ・アドレス空間を有する。ＭＭＵ ５０７は
更に、コア・ユニット５０６とＤＴＬＢ ５０９とに結
合され現在データ・コンテキスト識別子を記憶するため
のデータ・コンテキスト・レジスタ５３８を含む。非限
定的事例により、コード・コンテキスト・レジスタ５３
６は通常命令取り出しのため用いられ、一方データ・コ
ンテキスト・レジスタは通常メモリ・ロード及び記憶装
置アクセスのため用いられる。
０５は、コア・ユニット５０６及びメモリ管理ユニット
（「ＭＭＵ」）５０７を含む。ＭＭＵ ５０７は、主記
憶装置５１０に記憶されている情報をアクセスするとき
仮想アドレスを物理アドレスに変換するためプロセッサ
５０５により用いられる。ＭＭＵ ５０７は、以降コー
ド変換ルックアサイド（ｌｏｏｋ−ａｓｉｄｅ）・バッ
ファ（ＣＴＬＢ）５０８と呼ぶコード・アドレス変換を
記憶するための第１の記憶装置を含む。ＭＭＵ５０７は
更に、以降データ変換ルックアサイド・バッファ（ＤＴ
ＬＢ）５０９と呼ぶデータ・アドレス変換を記憶するた
めの第２の記憶装置を含む。更に、ＭＭＵ ５０７は、
コア・ユニット５０６とＣＴＬＢ ５０８とに結合さ
れ、現在のプロセスを独特に識別する現在コード・コン
テキスト識別子を記憶するための命令コンテキスト・レ
ジスタ即ちコード・コンテキスト・レジスタ５３６を含
む。コア・ユニット５０６は、少なくとも１つのプロセ
スからの要求を処理する。要求をコア・ユニットに発行
するプロセスは、通常、少なくとも１つのセグメントを
備えるコード・アドレス空間を有する。各セグメントに
対して、コード・コンテキスト識別子が割り当てられ
る。プロセスは更に、データ・コンテキスト識別子を備
えるデータ・アドレス空間を有する。ＭＭＵ ５０７は
更に、コア・ユニット５０６とＤＴＬＢ ５０９とに結
合され現在データ・コンテキスト識別子を記憶するため
のデータ・コンテキスト・レジスタ５３８を含む。非限
定的事例により、コード・コンテキスト・レジスタ５３
６は通常命令取り出しのため用いられ、一方データ・コ
ンテキスト・レジスタは通常メモリ・ロード及び記憶装
置アクセスのため用いられる。
【００２０】図７は、本発明に従った複数の仮想アドレ
ス変換資源６１０、６１２及び６１４と関係して、本発
明に従った２つのプロセスｉ及びｊを図示する。この特
定の事例において、プロセスｉ及びｊは、同じテキスト
・オブジェクト、即ち物理メモリにおいてページＸに配
置された共通コードを共用する。共用されたテキスト・
オブジェクトは、各プロセス・アドレス空間において同
じ仮想アドレスＶＡにマップされている。システムにお
ける各プロセスは、各セグメントに対して、データのた
めのサブアドレス空間を備えるデータ部分６３２と、コ
ード（テキスト）のための異なるコード・サブアドレス
空間を備える異なるコード部分６３０とを有する。シス
テムは、コードの各セグメントに対して、独特のコード
・コンテキスト識別子６３４と、データの各セグメント
に対してコード・コンテキスト識別子と異なる独特のデ
ータ・コンテキスト識別子６３５とを割り当てる。図６
に示された２つの別個のコンテキスト・レジスタを備え
る、本発明に従ったアドレス変換アーキテクチャは、テ
キスト・オブジェクト（共通コード）を共用するプロセ
スがアドレス変換資源において単一の変換エントリを共
用することを可能にし、一方依然それら自身の専用のデ
ータ・オブジェクトを維持することを可能にする。プロ
セッサは、実施するためのオペレーションのタイプに基
づく各プロセスに対して２つの異なるコンテキスト識別
子、即ちコード・コンテキスト識別子及びデータ・コン
テキスト識別子を用いる。つまり、命令取り出しに対し
て、コード・コンテキスト識別子が用いられ、一方レジ
スタ及びメモリのロード／格納アクセスに対して、デー
タ・コンテキスト識別子が用いられる。同じサブアドレ
ス空間を共用（オブジェクト共用）するプロセスもま
た、同じコンテキスト識別子を共用する。図７は、同じ
コード・コンテキスト識別子Ｋを共用するプロセスｉ及
びｊに対するコード・セグメント６３０を示す。このコ
ード・コンテキスト識別子は、ｉ及びｊのプロセスのそ
れぞれのデータ・セグメント６３２に割り当てられるコ
ンテキスト識別子ｉ及びｊとは異なる。
ス変換資源６１０、６１２及び６１４と関係して、本発
明に従った２つのプロセスｉ及びｊを図示する。この特
定の事例において、プロセスｉ及びｊは、同じテキスト
・オブジェクト、即ち物理メモリにおいてページＸに配
置された共通コードを共用する。共用されたテキスト・
オブジェクトは、各プロセス・アドレス空間において同
じ仮想アドレスＶＡにマップされている。システムにお
ける各プロセスは、各セグメントに対して、データのた
めのサブアドレス空間を備えるデータ部分６３２と、コ
ード（テキスト）のための異なるコード・サブアドレス
空間を備える異なるコード部分６３０とを有する。シス
テムは、コードの各セグメントに対して、独特のコード
・コンテキスト識別子６３４と、データの各セグメント
に対してコード・コンテキスト識別子と異なる独特のデ
ータ・コンテキスト識別子６３５とを割り当てる。図６
に示された２つの別個のコンテキスト・レジスタを備え
る、本発明に従ったアドレス変換アーキテクチャは、テ
キスト・オブジェクト（共通コード）を共用するプロセ
スがアドレス変換資源において単一の変換エントリを共
用することを可能にし、一方依然それら自身の専用のデ
ータ・オブジェクトを維持することを可能にする。プロ
セッサは、実施するためのオペレーションのタイプに基
づく各プロセスに対して２つの異なるコンテキスト識別
子、即ちコード・コンテキスト識別子及びデータ・コン
テキスト識別子を用いる。つまり、命令取り出しに対し
て、コード・コンテキスト識別子が用いられ、一方レジ
スタ及びメモリのロード／格納アクセスに対して、デー
タ・コンテキスト識別子が用いられる。同じサブアドレ
ス空間を共用（オブジェクト共用）するプロセスもま
た、同じコンテキスト識別子を共用する。図７は、同じ
コード・コンテキスト識別子Ｋを共用するプロセスｉ及
びｊに対するコード・セグメント６３０を示す。このコ
ード・コンテキスト識別子は、ｉ及びｊのプロセスのそ
れぞれのデータ・セグメント６３２に割り当てられるコ
ンテキスト識別子ｉ及びｊとは異なる。
【００２１】コード及びデータに対するコンテキスト識
別子間の分離は、共通オブジェクトを共用する６０２及
び６０４のようなプロセスに対する単一の変換エントリ
６２２を与えることを可能にする。同じ共通オブジェク
トを共用する種々のプロセスのセグメントが同じコンテ
キスト識別子Ｋを有する限り、唯一つの変換エントリ６
２２が、各別個のプロセスに対する多数の変換の代わり
に、図７に示される変換テーブル内に現れる。しかしな
がら、プロセスｉ及びｊに対するデータ・サブアドレス
空間は、異なるコンテキスト識別子ｉ及びｊのそれぞれ
を割り当てられる。このようにして、１つのプロセス
は、別のプロセスのデータを偶然にアクセスして修正し
ないであろう。別のプロセスと、上記１つのプロセス
は、同じ仮想アドレスＶＡと同じコード・コンテキスト
識別子Ｋとを共用し得る。
別子間の分離は、共通オブジェクトを共用する６０２及
び６０４のようなプロセスに対する単一の変換エントリ
６２２を与えることを可能にする。同じ共通オブジェク
トを共用する種々のプロセスのセグメントが同じコンテ
キスト識別子Ｋを有する限り、唯一つの変換エントリ６
２２が、各別個のプロセスに対する多数の変換の代わり
に、図７に示される変換テーブル内に現れる。しかしな
がら、プロセスｉ及びｊに対するデータ・サブアドレス
空間は、異なるコンテキスト識別子ｉ及びｊのそれぞれ
を割り当てられる。このようにして、１つのプロセス
は、別のプロセスのデータを偶然にアクセスして修正し
ないであろう。別のプロセスと、上記１つのプロセス
は、同じ仮想アドレスＶＡと同じコード・コンテキスト
識別子Ｋとを共用し得る。
【００２２】図８は、本発明に従ったアドレス変換アー
キテクチャのより詳細なブロック図を示す。メモリ管理
ユニット（ＭＭＵ）は、命令コンテキスト識別子即ちコ
ード・コンテキスト識別子７０６、プロセッサ仮想アド
レス・レジスタ７０４及びデータ・コンテキスト・レジ
スタ７４８を含む。ＭＭＵ ７０２はまた、コードＴＬ
Ｂロジック７３０及びデータＴＬＢロジック７３２を含
む。コードＴＬＢロジック７３０はコードＴＬＢ ７０
８を含み、一方データＴＬＢロジック７３２はデータＴ
ＬＢ ７３８を含む。コードＴＬＢ ７０８は、コンテ
キスト識別子情報７１２、物理アドレス７１４及び仮想
アドレス７１６を含む少なくとも１つの変換エントリ７
１０を含む。仮想アドレス７１６が物理アドレス７１４
にマップされる。
キテクチャのより詳細なブロック図を示す。メモリ管理
ユニット（ＭＭＵ）は、命令コンテキスト識別子即ちコ
ード・コンテキスト識別子７０６、プロセッサ仮想アド
レス・レジスタ７０４及びデータ・コンテキスト・レジ
スタ７４８を含む。ＭＭＵ ７０２はまた、コードＴＬ
Ｂロジック７３０及びデータＴＬＢロジック７３２を含
む。コードＴＬＢロジック７３０はコードＴＬＢ ７０
８を含み、一方データＴＬＢロジック７３２はデータＴ
ＬＢ ７３８を含む。コードＴＬＢ ７０８は、コンテ
キスト識別子情報７１２、物理アドレス７１４及び仮想
アドレス７１６を含む少なくとも１つの変換エントリ７
１０を含む。仮想アドレス７１６が物理アドレス７１４
にマップされる。
【００２３】コア・ユニット（図示せず）は、現在の仮
想アドレスを発生し、その仮想アドレスをプロセッサ仮
想アドレス・レジスタ７０４にロードする。ＭＭＵ、特
にアドレス変換制御回路は物理アドレス探索を実施し、
該探索において、それは、プロセッサ仮想アドレス・レ
ジスタ７０４に記憶された現在の仮想アドレスと、コー
ド・コンテキスト・レジスタ７０６に存在する現在のコ
ンテキスト情報、即ち現在のコンテキスト識別子とを利
用して、所定の（現在の）仮想アドレスに対する変換情
報がコードＴＬＢ ７０８に記憶されているかを確かめ
る。オペレーティング・システムは、コード・コンテキ
スト・レジスタ７０６に記憶されている現在のコンテキ
スト識別子と、プロセッサ仮想アドレスレジスタ７０４
に記憶されている現在の仮想アドレスとの双方を含むエ
ントリに対してコードＴＬＢ ７０８を走査する。コー
ドＴＬＢロジック７３０に配置されている第１の比較ユ
ニット７１８は、コード・コンテキスト・レジスタ７０
６の内容をコンテキスト識別子７１２と比較する。コン
テキスト識別子７１２がコード・コンテキスト・レジス
タ７０６に記憶されている現在のコンテキスト識別子と
同一である場合、第１の比較ユニット７１８はＡＮＤゲ
ート７１６の入力への信号７２０を発生する。コードＴ
ＬＢロジック７３０は第２の比較ユニット７１９を含
み、該第２の比較ユニット７１９は、プロセッサ仮想ア
ドレスレジスタ７０４に記憶されている現在の仮想アド
レスを、走査された変換エントリ７１０における仮想ア
ドレス７１６と比較する。現在の仮想アドレスが変換エ
ントリ７１０における仮想アドレスと同一である場合、
第２の比較ユニット７１９は、ＡＮＤゲート７１６の第
２の入力への第２の信号７２２を発生する。次いで、コ
ンテキスト識別子と、変換エントリに見い出される仮想
アドレスとの双方が現在のコンテキスト識別子と現在の
仮想アドレスとに一致するならば、ＡＮＤゲート７１６
はコード・ヒット信号を発生する。コードＴＬＢロジッ
ク７３０は、コード「ヒット」信号を出力し、次いで物
理アドレス７１４をコア・ユニット（図示せず）へ通
す。
想アドレスを発生し、その仮想アドレスをプロセッサ仮
想アドレス・レジスタ７０４にロードする。ＭＭＵ、特
にアドレス変換制御回路は物理アドレス探索を実施し、
該探索において、それは、プロセッサ仮想アドレス・レ
ジスタ７０４に記憶された現在の仮想アドレスと、コー
ド・コンテキスト・レジスタ７０６に存在する現在のコ
ンテキスト情報、即ち現在のコンテキスト識別子とを利
用して、所定の（現在の）仮想アドレスに対する変換情
報がコードＴＬＢ ７０８に記憶されているかを確かめ
る。オペレーティング・システムは、コード・コンテキ
スト・レジスタ７０６に記憶されている現在のコンテキ
スト識別子と、プロセッサ仮想アドレスレジスタ７０４
に記憶されている現在の仮想アドレスとの双方を含むエ
ントリに対してコードＴＬＢ ７０８を走査する。コー
ドＴＬＢロジック７３０に配置されている第１の比較ユ
ニット７１８は、コード・コンテキスト・レジスタ７０
６の内容をコンテキスト識別子７１２と比較する。コン
テキスト識別子７１２がコード・コンテキスト・レジス
タ７０６に記憶されている現在のコンテキスト識別子と
同一である場合、第１の比較ユニット７１８はＡＮＤゲ
ート７１６の入力への信号７２０を発生する。コードＴ
ＬＢロジック７３０は第２の比較ユニット７１９を含
み、該第２の比較ユニット７１９は、プロセッサ仮想ア
ドレスレジスタ７０４に記憶されている現在の仮想アド
レスを、走査された変換エントリ７１０における仮想ア
ドレス７１６と比較する。現在の仮想アドレスが変換エ
ントリ７１０における仮想アドレスと同一である場合、
第２の比較ユニット７１９は、ＡＮＤゲート７１６の第
２の入力への第２の信号７２２を発生する。次いで、コ
ンテキスト識別子と、変換エントリに見い出される仮想
アドレスとの双方が現在のコンテキスト識別子と現在の
仮想アドレスとに一致するならば、ＡＮＤゲート７１６
はコード・ヒット信号を発生する。コードＴＬＢロジッ
ク７３０は、コード「ヒット」信号を出力し、次いで物
理アドレス７１４をコア・ユニット（図示せず）へ通
す。
【００２４】そうでなく、仮想アドレスとコード・コン
テキスト識別子とがコードＴＬＢ７０８に見い出されな
いならば、ＭＭＵは、トラップを発生し、変換「ミス
（ｍｉｓｓ）」信号をコア・ユニットに送る。その後、
オペレーティング・システム・ソフトウエアは、プロセ
ッサへ与えられる物理アドレスを得るため仮想アドレス
の物理アドレスへの変換の全部を含み、通常主記憶装置
に記憶されているカーネル・ページ・テーブルの探索を
実施する。オペレーティング・システムはまた、現在の
コンテキスト識別子と現在の仮想アドレスとを含むエン
トリをコードＴＬＢ ７０８に複写する。
テキスト識別子とがコードＴＬＢ７０８に見い出されな
いならば、ＭＭＵは、トラップを発生し、変換「ミス
（ｍｉｓｓ）」信号をコア・ユニットに送る。その後、
オペレーティング・システム・ソフトウエアは、プロセ
ッサへ与えられる物理アドレスを得るため仮想アドレス
の物理アドレスへの変換の全部を含み、通常主記憶装置
に記憶されているカーネル・ページ・テーブルの探索を
実施する。オペレーティング・システムはまた、現在の
コンテキスト識別子と現在の仮想アドレスとを含むエン
トリをコードＴＬＢ ７０８に複写する。
【００２５】図８はまた、データ・コンテキスト・レジ
スタ７４８及びプロセッサ仮想アドレス・レジスタ７０
４と関係してデータＴＬＢロジック７３２を示す。専用
と考えられ従って共用可能でないデータのため、オペレ
ーティング・システムは、異なるコンテキスト識別子を
割り当てるであろう。換言すると、図７に示されるｉ及
びｊのような２つのプロセスは、データ・サブアドレス
空間のためそれぞれのコンテキスト識別子ｉ及びｊを有
する。従って、データに対して、異なるプロセスのため
のデータ変換ルックアサイド・バッファ７３８に別個の
変換エントリ７３６が存在するであろう。データ情報を
参照するアドレスのための変換機構は、コード情報と関
係して前述した変換機構と類似している。プロセッサ
は、プロセッサ仮想アドレスレジスタ７０４とデータ・
コンテキスト・レジスタ７４８とのそれぞれに含まれて
いる現在の仮想アドレスと現在のコンテキスト識別子と
の双方を含むデータ・エントリ７３６のためデータ変換
ルックアサイド・バッファ７３８を走査する。現在の仮
想アドレスと現在のデータ・コンテキスト識別子との双
方がＤＴＬＢ ７３８の単一のエントリに見い出される
場合、比較ユニット７４６及び７５０は、論理レベル１
の２つの信号を発生するであろう。これらの信号はＡＮ
Ｄゲート７５２へゲートされ、該ＡＮＤゲート７５２は
これに応答して双方の入力信号がハイである場合データ
・ヒット信号を発生する。
スタ７４８及びプロセッサ仮想アドレス・レジスタ７０
４と関係してデータＴＬＢロジック７３２を示す。専用
と考えられ従って共用可能でないデータのため、オペレ
ーティング・システムは、異なるコンテキスト識別子を
割り当てるであろう。換言すると、図７に示されるｉ及
びｊのような２つのプロセスは、データ・サブアドレス
空間のためそれぞれのコンテキスト識別子ｉ及びｊを有
する。従って、データに対して、異なるプロセスのため
のデータ変換ルックアサイド・バッファ７３８に別個の
変換エントリ７３６が存在するであろう。データ情報を
参照するアドレスのための変換機構は、コード情報と関
係して前述した変換機構と類似している。プロセッサ
は、プロセッサ仮想アドレスレジスタ７０４とデータ・
コンテキスト・レジスタ７４８とのそれぞれに含まれて
いる現在の仮想アドレスと現在のコンテキスト識別子と
の双方を含むデータ・エントリ７３６のためデータ変換
ルックアサイド・バッファ７３８を走査する。現在の仮
想アドレスと現在のデータ・コンテキスト識別子との双
方がＤＴＬＢ ７３８の単一のエントリに見い出される
場合、比較ユニット７４６及び７５０は、論理レベル１
の２つの信号を発生するであろう。これらの信号はＡＮ
Ｄゲート７５２へゲートされ、該ＡＮＤゲート７５２は
これに応答して双方の入力信号がハイである場合データ
・ヒット信号を発生する。
【００２６】図９は、先の記載において説明された変換
資源を共用することを実現するコンピュータ・システム
において仮想アドレス変換資源及びコンテキスト識別子
を共用するプロセス（方法）のフローチャート図を示
す。この方法は、ブロック８０２で開始し、そこでシス
テムは、プロセスのためのコード及びデータのセグメン
トを生成し、該コード及びデータのセグメントを仮想ア
ドレスに割り当てて、該コード及びデータのセグメント
を利用可能なアドレス空間にマップする。次いで、この
方法は、ブロック８０４に続き、そこで当該方法は、そ
れぞれのプロセスにデータ・サブアドレス空間コンテキ
スト識別子を割り振る。当該方法は、継続し、判断ブロ
ック８０６へ行き、そこでシステムは、プロセスがコー
ド・セグメントをシステムの他のプロセスと共用するか
を決定する。プロセスがコード・セグメントをシステム
の他のプロセスと共用すると決定された場合、当該方法
は、ブロック８０８へ行き、そこでシステムは、コード
・セグメントを共用する他のプロセスと同じ（共通）コ
ード・サブアドレス空間コンテキスト識別子をプロセス
に割り当てる。しかしながら、プロセスがコード・セグ
メントをシステムの他のプロセスと共用しない場合、新
しい独特のコード・サブアドレス空間コンテキスト識別
子が、ブロック８１０でプロセスに割り当てられる。シ
ステムの幾つかのプロセスが同じコード・サブアドレス
空間コンテキスト識別子を共用することができる一方、
これらのプロセスは別個のデータ・サブアドレス空間コ
ンテキスト識別子を有することに注目すべきである。
資源を共用することを実現するコンピュータ・システム
において仮想アドレス変換資源及びコンテキスト識別子
を共用するプロセス（方法）のフローチャート図を示
す。この方法は、ブロック８０２で開始し、そこでシス
テムは、プロセスのためのコード及びデータのセグメン
トを生成し、該コード及びデータのセグメントを仮想ア
ドレスに割り当てて、該コード及びデータのセグメント
を利用可能なアドレス空間にマップする。次いで、この
方法は、ブロック８０４に続き、そこで当該方法は、そ
れぞれのプロセスにデータ・サブアドレス空間コンテキ
スト識別子を割り振る。当該方法は、継続し、判断ブロ
ック８０６へ行き、そこでシステムは、プロセスがコー
ド・セグメントをシステムの他のプロセスと共用するか
を決定する。プロセスがコード・セグメントをシステム
の他のプロセスと共用すると決定された場合、当該方法
は、ブロック８０８へ行き、そこでシステムは、コード
・セグメントを共用する他のプロセスと同じ（共通）コ
ード・サブアドレス空間コンテキスト識別子をプロセス
に割り当てる。しかしながら、プロセスがコード・セグ
メントをシステムの他のプロセスと共用しない場合、新
しい独特のコード・サブアドレス空間コンテキスト識別
子が、ブロック８１０でプロセスに割り当てられる。シ
ステムの幾つかのプロセスが同じコード・サブアドレス
空間コンテキスト識別子を共用することができる一方、
これらのプロセスは別個のデータ・サブアドレス空間コ
ンテキスト識別子を有することに注目すべきである。
【００２７】ブロック８１２で、コード・コンテキスト
・レジスタは、現在のコード・サブアドレス空間コンテ
キスト識別子をロードされる。ブロック８１４で、デー
タ・コンテキスト・レジスタは、現在のデータ・サブア
ドレス空間コンテキスト識別子をロードされる。ブロッ
ク８１６で、プロセスは、プログラム・カウンタ、汎用
レジスタ及びスタック・ポインタのような他のプロセス
・システム状態をロードし、実行を開始する。そこか
ら、プロセスは、判断ブロック８１８に行き、そこでシ
ステムは、コード変換・ルックアサイド・テーブル（Ｃ
ＴＬＢ）が現在のコード・サブアドレス空間コンテキス
ト識別子と現在の仮想アドレスとを含むエントリを有す
るかを決定する。そのように有する場合、本発明に従っ
た方法はコード・ヒット信号を発生する。またこのブロ
ックで、システムは、ＣＴＬＢに見いだされる現在の仮
想アドレスと対応する物理アドレスをコア・ユニットへ
与える。次いで、プロセスはブロック８２０で終了す
る。しかしながら、コード変換ルックアサイド・バッフ
ァが現在のコンテキスト識別子と現在の仮想アドレスと
を含むエントリを有しない場合、システムは、トラップ
を発生し、「ミス」信号をコア・ユニットへ送る。次い
で、当該方法は、ブロック８２２で変換ミス・ハンドラ
へ移る。
・レジスタは、現在のコード・サブアドレス空間コンテ
キスト識別子をロードされる。ブロック８１４で、デー
タ・コンテキスト・レジスタは、現在のデータ・サブア
ドレス空間コンテキスト識別子をロードされる。ブロッ
ク８１６で、プロセスは、プログラム・カウンタ、汎用
レジスタ及びスタック・ポインタのような他のプロセス
・システム状態をロードし、実行を開始する。そこか
ら、プロセスは、判断ブロック８１８に行き、そこでシ
ステムは、コード変換・ルックアサイド・テーブル（Ｃ
ＴＬＢ）が現在のコード・サブアドレス空間コンテキス
ト識別子と現在の仮想アドレスとを含むエントリを有す
るかを決定する。そのように有する場合、本発明に従っ
た方法はコード・ヒット信号を発生する。またこのブロ
ックで、システムは、ＣＴＬＢに見いだされる現在の仮
想アドレスと対応する物理アドレスをコア・ユニットへ
与える。次いで、プロセスはブロック８２０で終了す
る。しかしながら、コード変換ルックアサイド・バッフ
ァが現在のコンテキスト識別子と現在の仮想アドレスと
を含むエントリを有しない場合、システムは、トラップ
を発生し、「ミス」信号をコア・ユニットへ送る。次い
で、当該方法は、ブロック８２２で変換ミス・ハンドラ
へ移る。
【００２８】図１０は、本発明に従った変換ミス・ハン
ドラ方法についてのフローチャート図を示す。当該方法
はブロック９０２で開始し、そこから当該方法は判断ブ
ロック９０４に行き、そこでシステムは、どの変換ルッ
クアサイド・バッファ（ＴＬＢ）、即ちコード変換ルッ
クアサイド・バッファ（ＣＴＬＢ）又はデータ変換ルッ
クアサイド・バッファが変換ミス障害を発生したかを決
定する。コード変換ルックアサイド・バッファが現在の
コンテキスト識別子と現在の仮想アドレスとを含むエン
トリを有しない場合、プロセスはブロック９０６へ行
き、そこでシステムは、現在の仮想アドレスと現在のコ
ンテキスト識別子との双方を含むエントリのためカーネ
ル変換データ構造を走査する。次いで、システムは、ブ
ロック９０８で、現在のコンテキスト識別子と現在の仮
想アドレスとを含む変換エントリを検索し、現在の仮想
アドレスと現在のコード・サブアドレス空間コンテキス
ト識別子とをＣＴＬＢにロード（更新）する。次いで、
当該方法はブロック９１４に行き、そこでプロセス実行
が再開される。
ドラ方法についてのフローチャート図を示す。当該方法
はブロック９０２で開始し、そこから当該方法は判断ブ
ロック９０４に行き、そこでシステムは、どの変換ルッ
クアサイド・バッファ（ＴＬＢ）、即ちコード変換ルッ
クアサイド・バッファ（ＣＴＬＢ）又はデータ変換ルッ
クアサイド・バッファが変換ミス障害を発生したかを決
定する。コード変換ルックアサイド・バッファが現在の
コンテキスト識別子と現在の仮想アドレスとを含むエン
トリを有しない場合、プロセスはブロック９０６へ行
き、そこでシステムは、現在の仮想アドレスと現在のコ
ンテキスト識別子との双方を含むエントリのためカーネ
ル変換データ構造を走査する。次いで、システムは、ブ
ロック９０８で、現在のコンテキスト識別子と現在の仮
想アドレスとを含む変換エントリを検索し、現在の仮想
アドレスと現在のコード・サブアドレス空間コンテキス
ト識別子とをＣＴＬＢにロード（更新）する。次いで、
当該方法はブロック９１４に行き、そこでプロセス実行
が再開される。
【００２９】データ変換ルックアサイド・バッファが変
換ミス障害を発生する場合、本発明に従った方法におい
てステップの類似の手順が起こる。プロセスはブロック
９１０に行き、そこでシステムは、現在の仮想アドレス
と現在のデータ・コンテキスト識別子（現在のコード・
コンテキスト識別子と現在のデータ・コンテキスト識別
子のうちのいずれか）との双方を含むエントリに対して
カーネル変換データ構造を走査する。ブロック９１２
で、システムは、現在のデータ・サブアドレス空間コン
テキスト識別子と現在の仮想アドレスとを含む変換エン
トリを検索し、データ変換ルックアサイド・バッファに
変換エントリをロード（更新）する。次いで、プロセス
は、ブロック９１４で実行を再開する。
換ミス障害を発生する場合、本発明に従った方法におい
てステップの類似の手順が起こる。プロセスはブロック
９１０に行き、そこでシステムは、現在の仮想アドレス
と現在のデータ・コンテキスト識別子（現在のコード・
コンテキスト識別子と現在のデータ・コンテキスト識別
子のうちのいずれか）との双方を含むエントリに対して
カーネル変換データ構造を走査する。ブロック９１２
で、システムは、現在のデータ・サブアドレス空間コン
テキスト識別子と現在の仮想アドレスとを含む変換エン
トリを検索し、データ変換ルックアサイド・バッファに
変換エントリをロード（更新）する。次いで、プロセス
は、ブロック９１４で実行を再開する。
【００３０】先の記載において、本発明は、その特定の
実施形態を参照して記載された。しかしながら、特許請
求の範囲に記載された本発明のより広い精神及び範囲か
ら離れることなく、種々の修正及び変更がその実施形態
に対してなされ得ることは明らかであろう。従って、発
明の詳細な説明及び図面は限定的意味より例示と見做す
べきである。よって、本発明の範囲は特許請求の範囲に
よってのみ限定されるべきである。
実施形態を参照して記載された。しかしながら、特許請
求の範囲に記載された本発明のより広い精神及び範囲か
ら離れることなく、種々の修正及び変更がその実施形態
に対してなされ得ることは明らかであろう。従って、発
明の詳細な説明及び図面は限定的意味より例示と見做す
べきである。よって、本発明の範囲は特許請求の範囲に
よってのみ限定されるべきである。
【図１】仮想アドレスを物理アドレスに変換する機構を
示す図である。
示す図である。
【図２】ソフトウエアにより管理された変換ルックアサ
イド・バッファを示す図である。
イド・バッファを示す図である。
【図３】セグメント化された処理形態を示す図である。
【図４】オブジェクト共用構造と関係した変換データ構
造を示す図である。
造を示す図である。
【図５】本発明を組み込むコンピュータ・システムのブ
ロック図である。
ロック図である。
【図６】本発明のアドレス変換アーキテクチャ及びプロ
セスを採用したコンピュータ・システムをより詳細に示
す図である。
セスを採用したコンピュータ・システムをより詳細に示
す図である。
【図７】本発明に従った、変換資源における同じエント
リを共用する２つのプロセスを示す図である。
リを共用する２つのプロセスを示す図である。
【図８】本発明に従ったアドレス変換アーキテクチャを
詳細に示す図である。
詳細に示す図である。
【図９】本発明に従った、仮想アドレス変換資源を共用
するプロセスについてのフローチャート図を示す。
するプロセスについてのフローチャート図を示す。
【図１０】本発明に従った変換ミス・ハンドラ方法につ
いてのフローチャート図を示す。
いてのフローチャート図を示す。
４００、５００ コンピュータ・システム ５０５ プロセッサ ５１０ 主記憶装置 ５０７、７０２ メモリ管理ユニット（ＭＭＵ） ６２２ 変換エントリ ６３０ コード・セグメント（コード部分） ６３２ データ・セグメント（データ部分） ６３４ コード・コンテキスト識別子 ６３５ データ・コンテキスト識別子 ７３０ コードＴＬＢロジック ７３２ データＴＬＢロジック
フロントページの続き (71)出願人 597004720 2550 Ｇａｒｃｉａ Ａｖｅｎｕｅ，ＭＳ ＰＡＬ１−521，Ｍｏｕｎｔａｉｎ Ｖ ｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94043− 1100，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
Claims (15)
- 【請求項１】 少なくとも１つのプロセスからの要求を
処理するコア・ユニットを備え、 前記少なくとも１つのプロセスは、少なくとも１つのコ
ード・セグメントを備えるコード部分を有し、 前記少なくとも１つのコード・セグメントは第１のコー
ド・コンテキスト識別子を有し、 前記プロセスは更に、第１のデータ・コンテキスト識別
子を有する少なくとも１つのデータ・セグメントを備え
るデータ部分を有し、 コード・アドレス変換を記憶する第１の記憶デバイス
と、 データ・アドレス変換を記憶する第２の記憶デバイス
と、 前記コア・ユニットと前記第１の記憶デバイスとに結合
され第２のコード・コンテキスト識別子を記憶するコー
ド・コンテキスト・レジスタと、 前記コア・ユニットと前記第２の記憶デバイスとに結合
され第２のデータ・コンテキスト識別子を記憶するデー
タ・コンテキスト・レジスタとを更に備えるプロセッ
サ。 - 【請求項２】 前記第１の記憶デバイスがコード・アド
レス変換ルックアヘッド・テーブル（ＣＴＬＢ）である
請求項１記載のプロセッサ。 - 【請求項３】 前記第２の記憶デバイスがデータ・アド
レス・ルックアヘッド・テーブル（ＤＴＬＢ）である請
求項１記載のプロセッサ。 - 【請求項４】 前記ＣＴＬＢが、仮想アドレス、前記第
１のコード・コンテキスト識別子及び物理アドレスを記
憶するための少なくとも１つのエントリを含む請求項３
記載のプロセッサ。 - 【請求項５】 前記第１のコード・コンテキスト識別子
を前記第２のコード・コンテキスト識別子と比較し、該
比較に応答してコード・コンテキスト・ヒット信号を発
生するためのコード・コンテキスト比較ユニットを更に
含む請求項４記載のプロセッサ。 - 【請求項６】 前記ＣＴＬＢが、同じ仮想アドレスと同
じプロセス・コンテキスト識別子とを有する、プロセス
のセグメントのための単一のエントリを含む請求項５記
載のプロセッサ。 - 【請求項７】 バスと、 前記バスに結合されたメモリ・デバイスと、 前記バスに結合されたプロセッサとを備え、 当該プロセッサは、少なくとも１つのプロセスからの要
求を処理するコア・ユニットを含み、 前記プロセスは、少なくとも１つのコード・セグメント
を備えるコード部分を有し、 前記少なくとも１つのコード・セグメントは第１のコー
ド・コンテキスト識別子を有し、 前記プロセスは更に、第１のデータ・コンテキスト識別
子を備えるデータ部分を有し、 前記プロセッサは更に、 コード・アドレス変換を記憶する第１の記憶デバイス
と、 データ・アドレス変換を記憶する第２の記憶デバイス
と、 前記コア・ユニットと前記第１の記憶デバイスとに結合
され第２のコード・コンテキスト識別子を記憶するため
のコード・コンテキスト・レジスタと、 前記コア・ユニットと前記第２の記憶デバイスとに結合
され第２のデータ・コンテキスト識別子を記憶するデー
タ・コンテキスト・レジスタとを含む、コンピュータ・
システム。 - 【請求項８】 前記第１の記憶デバイスがコード・アド
レス変換ルックアヘッド・テーブル（ＣＴＬＢ）である
請求項７記載のコンピュータ・システム。 - 【請求項９】 前記第２の記憶デバイスがデータ・アド
レス変換ルックアヘッド・テーブル（ＤＴＬＢ）である
請求項８記載のコンピュータ・システム。 - 【請求項１０】 前記ＣＴＬＢが、仮想アドレス、前記
第１のコード・コンテキスト識別子及び物理アドレスを
記憶するための少なくとも１つのエントリを含む請求項
９記載のコンピュータ・システム。 - 【請求項１１】 前記第１のコード・コンテキスト識別
子を前記第２のコード・コンテキスト識別子と比較し、
該比較に応答してコード・コンテキスト・ヒット信号を
発生するためのコード・コンテキスト比較ユニットを更
に含む請求項１０記載のコンピュータ・システム。 - 【請求項１２】 前記ＣＴＬＢが、同じ仮想アドレスと
同じプロセス・コンテキスト識別子とを有する、プロセ
スのセグメントのための単一のエントリを含む請求項１
１記載のコンピュータ・システム。 - 【請求項１３】 コード・コンテキスト・レジスタ、デ
ータ・コンテキスト・レジスタ、コード変換ルックアサ
イド・バッファ（ＣＴＬＢ）、データ変換ルックアサイ
ド・バッファ（ＤＴＬＢ）及び仮想アドレス・レジスタ
を有するプロセッサを含むコンピュータ・システムにお
いて、コード及びデータのセグメントを有する複数のプ
ロセスにより仮想アドレス変換資源を共用するためコン
ピュータにより実現される方法であって、 前記プロセスのコード及びデータのセグメントの各々を
アドレス空間にマップするステップと、 前記プロセスの各々に対してデータ・サブアドレス空間
コンテキスト識別子を割り振るステップと、 第１のプロセスが、共通コード・サブアドレス空間コン
テキスト識別子を有する他のプロセスとコード・セグメ
ントを共用することができるかを決定するステップと、 前記第１のプロセスがコード・セグメントを前記他のプ
ロセスと共用することができる場合、前記第１のプロセ
スに前記共通コード・サブアドレス空間コンテキスト識
別子を割り当てるステップと、 前記第１のプロセスがコード・セグメントを、共通コー
ド・サブアドレス空間コンテキスト識別子を有する前記
他のプロセスと共用することができない場合、前記第１
のプロセスに固有のコード・サブアドレス・コンテキス
ト識別子を割り当てるステップとを備える方法。 - 【請求項１４】 コード・コンテキスト・レジスタに現
在のコンテキスト識別子をロードし、仮想レジスタに現
在の仮想アドレスをロードするステップと、 前記ＣＴＬＢが、前記現在のコンテキスト識別子と前記
現在の仮想アドレスとを含むエントリを有するかを決定
するステップとを更に含む請求項１３記載の方法。 - 【請求項１５】 前記ＣＴＬＢが前記現在のコンテキス
ト識別子と前記現在の仮想アドレスとを含むエントリを
有しない場合、前記現在のコード・コンテキスト識別子
と前記現在の仮想アドレスとを含むカーネル変換データ
構造に変換エントリを見いだすステップと、 前記変換エントリを前記ＣＴＬＢにロードするステップ
とを更に含む請求項１４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/643,047 US6427162B1 (en) | 1996-05-02 | 1996-05-02 | Separate code and data contexts: an architectural approach to virtual text sharing |
| US643047 | 1996-05-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187538A true JPH10187538A (ja) | 1998-07-21 |
Family
ID=24579149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9114690A Pending JPH10187538A (ja) | 1996-05-02 | 1997-05-02 | 仮想アドレス変換資源の共用化の方法及びシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6427162B1 (ja) |
| EP (1) | EP0805398A1 (ja) |
| JP (1) | JPH10187538A (ja) |
Cited By (1)
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|---|---|---|---|---|
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| JP4226816B2 (ja) * | 2001-09-28 | 2009-02-18 | 株式会社東芝 | マイクロプロセッサ |
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-
1997
- 1997-04-28 EP EP97106984A patent/EP0805398A1/en not_active Withdrawn
- 1997-05-02 JP JP9114690A patent/JPH10187538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008155841A1 (ja) * | 2007-06-20 | 2008-12-24 | Fujitsu Limited | 演算処理装置および演算処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0805398A1 (en) | 1997-11-05 |
| US6427162B1 (en) | 2002-07-30 |
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