JPH08161216A - メモリ高速クリア機能を持つ情報処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】メモリ制御装置側でＣＰＵから独立にメモリク
リアが行え、もってＣＰＵの負荷の軽減とバスの有効利
用が図れるようにする。 【構成】メモリ制御装置２０に、ＣＰＵからのクリア指
示を受けてメモリ内のクリアすべき領域を指定するクリ
アアドレスをスタートアドレスからエンドアドレスまで
順次生成するクリアアドレス生成回路２４と、この回路
２４により生成されるクリアアドレスをメモリに切り替
え出力するアドレス切替回路２３と、クリアデータを生
成してメモリに切り替え出力するデータ生成・データ切
替回路２５と、メモリクリアのためのメモリ制御信号を
生成・出力するメモリ制御信号出力回路２２とを設けた
構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ高速クリア機能
を持つ情報処理装置に関する。

【０００２】

【従来の技術】一般に、情報処理装置の立ち上げ時の初
期化処理や、ＯＳ（オペレーティングシステム）がプロ
グラムからの要求によって新たなページを作成する処理
等においては、例えばオール“０”データをメモリに書
き込むメモリクリアが行われる。

【０００３】従来、このメモリクリアは、情報処理装置
の中枢をなすＣＰＵが例えばファームウェアを使用して
アドレス１番地ずつを逐次的に実行していた。このた
め、あるプロセスがオール“０”（何も書き込まれてい
ない状態）のページを要求する場合、ＣＰＵの処理（Ｃ
ＰＵ時間）及びバスが、そのためのメモリクリアで占有
され、他のプロセスの実行が遅くなるといった問題があ
った。

【０００４】

【発明が解決しようとする課題】上記したように従来の
情報処理装置では、メモリクリアがＣＰＵのファームウ
ェア処理によりアドレス１番地ずつ逐次的に行われてい
たため、メモリクリア処理にＣＰＵ時間及びバスが占有
され、装置全体の処理性能が低下するという問題があっ
た。

【０００５】本発明は上記事情を考慮してなされたもの
でその目的は、メモリ制御装置側でＣＰＵから独立にメ
モリクリアが行え、もってＣＰＵの負荷の軽減とバスの
有効利用が図れるメモリ高速クリア機能を持つ情報処理
装置を提供することにある。

【０００６】

【課題を解決するための手段及び作用】本発明の第１の
観点に係る情報処理装置は、メモリ制御装置を通してＣ
ＰＵからアクセス可能なメモリを備えた情報処理装置に
おいて、上記ＣＰＵからメモリ制御装置に対してメモリ
内領域のクリア指示が与えられた場合に、指示されたメ
モリのクリア領域を指すクリアアドレスをスタートアド
レスからエンドアドレスまで順次生成するクリアアドレ
ス生成手段と、上記メモリをクリアするクリア処理の期
間、クリアアドレス生成手段により生成されるクリアア
ドレスをメモリに切り替え出力するアドレス切替手段
と、上記メモリをクリアするクリア処理の期間、クリア
データをメモリに切り替え出力するデータ切替手段と、
上記メモリをクリアするクリア処理の期間、メモリクリ
アのためのメモリ制御信号を生成・出力するメモリ制御
信号出力手段とを、上記メモリ制御装置に設けたことを
特徴とするものである。

【０００７】上記第１の観点に係る情報処理装置におい
ては、ＣＰＵからメモリ制御装置に対してクリア指示を
与えるだけで、メモリ制御装置内のクリアアドレス生成
手段によりメモリのクリア領域を指すクリアアドレスが
スタートアドレスからエンドアドレスまで順次生成され
て、メモリ制御装置内のアドレス切替手段によりメモリ
に切り替え出力されると共に、メモリ制御装置内のデー
タ切り替え手段によりクリアデータが、メモリ制御装置
内のメモリ制御信号出力手段によりメモリ制御信号がそ
れぞれメモリに出力されて、指示されたメモリのクリア
領域が順次クリアされる。

【０００８】このように、ＣＰＵからのクリア指示を受
けてメモリ制御装置側でＣＰＵから独立にメモリクリア
が行えるため、ＣＰＵの負荷が軽減され、他のプロセス
が高速に実行できる。また、ＣＰＵとメモリ制御装置と
が接続されているバスが解放できるため、マルチプロセ
ッサ構成時等において他のプロセッサがバスを使用でき
る。

【０００９】なお、上記のクリア領域は、当該領域のス
タートアドレスとエンドアドレスにより指定可能である
が、任意の１ページをクリア領域とする場合には、当該
ページのスタートアドレスだけで指定可能である。但
し、メモリ制御装置には、クリアアドレス生成手段によ
り生成されたクリアアドレスが指定ページを越えたか否
かを、例えばページ内オフセット（ページ内アドレス）
の１つ上位のビット（ページを表すアドレス部分の最下
位ビット）の論理値が反転したか否かを監視する手段が
必要となる。また、メモリの全領域をクリア領域とする
場合には、メモリ制御装置内でスタートアドレスとエン
ドアドレスを自動設定することも可能である。

【００１０】本発明の第２の観点に係る情報処理装置
は、メモリ制御装置を通してＣＰＵからアクセス可能
な、複数の同サイズのブロックに分割されたメモリを備
えた情報処理装置において、ＣＰＵからメモリ制御装置
に対してメモリの全領域のクリア指示が与えられた場合
に、メモリの各ブロック内領域を指すクリアアドレスを
スタートアドレスからエンドアドレスまで順次生成する
クリアアドレス生成手段と、上記メモリをクリアするク
リア処理の期間、クリアアドレス生成手段により生成さ
れるクリアアドレスをメモリの各ブロックに切り替え出
力するアドレス切替手段と、上記メモリをクリアするク
リア処理の期間、クリアデータをメモリの各ブロックに
切り替え出力するデータ切替手段と、上記メモリをクリ
アするクリア処理の期間、メモリクリアのためのメモリ
制御信号を上記メモリの各ブロック毎に生成してそれぞ
れ対応するブロックに出力するメモリ制御信号出力手段
とをメモリ制御装置に設けたことを特徴とする。

【００１１】上記第２の観点に係る情報処理装置におい
ては、ＣＰＵからメモリ制御装置に対してメモリの全領
域のクリア指示を与えるだけで、クリアアドレス生成手
段によりメモリのブロック内領域を指すクリアアドレス
がスタートアドレスからエンドアドレスまで順次生成さ
れて、アドレス切替手段により上記各ブロックに共通に
切り替え出力されると共に、データ切り替え手段により
クリアデータが上記各ブロックに共通に切り替え出力さ
れ、更にメモリ制御信号出力手段により上記各ブロック
別にメモリ制御信号が生成されて、それぞれ対応するブ
ロックに出力される。これにより全ブロックが同時に
（並行して）クリアされるため、メモリクリアの一層の
高速化が可能となる。

【００１２】本発明の第３の観点に係る情報処理装置
は、メモリ制御装置を通してＣＰＵからアクセス可能で
あり、高速モードを持つメモリ素子から構成され、メモ
リインタリーブ制御される複数バンクからなるメモリを
備えた情報処理装置において、上記各バンク毎に、ＣＰ
Ｕからメモリ制御装置に対してメモリ内領域のクリア指
示が与えられた場合に、指示されたメモリのクリア領域
を指すクリアアドレスをスタートアドレスからエンドア
ドレスまで順次生成するクリアアドレス生成手段と、上
記メモリをクリアするクリア処理の期間、クリアアドレ
ス生成手段により生成されるクリアアドレスのバンク内
アドレス部分を対応バンクに替え出力するアドレス切替
手段と、上記メモリをクリアするクリア処理の期間、ク
リアデータを対応バンクに切り替え出力するデータ切替
手段と、上記メモリをクリアするクリア処理の期間、メ
モリクリアのための高速モード用のメモリ制御信号を生
成して対応バンクに出力するメモリ制御信号出力手段と
をそれぞれメモリ制御装置に設ける他、上記各アドレス
切替手段によるアドレス切り替え出力、上記各データ切
り替え手段によるデータ切り替え出力及び上記各メモリ
制御信号出力手段によるメモリ制御信号出力を全バンク
同時に行わせる制御手段もメモリ制御装置に設けたこと
を特徴とする。

【００１３】上記第３の観点に係る情報処理装置におい
ては、ＣＰＵからメモリ制御装置に対してクリア指示を
与えるだけで、各バンクに対応したクリアアドレス生成
手段によりメモリのクリア領域を指すクリアアドレスが
スタートアドレスからエンドアドレスまで順次生成され
て、当該クリアアドレスのバンク内アドレス部分がアド
レス切替手段により対応バンクに切り替え出力されると
共に、これと同時に、各バンクに対応したデータ切り替
え手段によりクリアデータが対応バンクに切り替え出力
され、更に各バンクに対応したメモリ制御信号出力手段
により対応バンクのクリアのための高速モード用のメモ
リ制御信号がそれぞれ生成されて、対応バンクに出力さ
れる。これにより、全バンクが高速モードで同時にクリ
アされるため、サイクルタイムが短縮されて、メモリク
リアが更に高速に行える。

【００１４】

【実施例】以下、図面を参照して本発明の実施例につき
説明する。 ［第１の実施例］図１は本発明の第１の実施例に係るメ
モリ高速クリア機能を持つ情報処理装置の構成を示すブ
ロック図である。

【００１５】図１において、１０は装置の中枢をなし、
プログラムの実行等を行うＣＰＵ、２０は次に述べるメ
モリ３０の制御、ＣＰＵ１０とのインタフェースを司る
メモリ制御装置、３０はメモリである。このメモリ３０
の１ワード（読み出し単位）は例えば８バイトであり、
メモリ制御装置２０から８バイト単位でアクセスされる
ものとする。メモリ３０のメモリ容量は、一定の容量を
単位（この単位をブロックと呼ぶ）に増減可能である。
ここでは、説明を簡単にするために、最大４ブロックま
で増設可能であるとし、図１の状態では、メモリ３０
は、ブロックサイズに一致する容量の４つのメモリ素
子、例えばＲＡＭ３１-0〜３１-3により構成されている
ものとする。

【００１６】ＣＰＵ１０とメモリ制御装置２０とは、バ
ス４０により接続されている。このバス４０は、ＣＰＵ
１０からメモリ制御装置２０への動作指示（リード、ラ
イト等）のためのコマンド（制御コマンド）等の転送に
用いられる制御ライン４１と、ＣＰＵ１０からメモリ制
御装置２０へのメモリアドレスの転送に用いられるアド
レスライン４２と、ＣＰＵ１０とメモリ制御装置２０と
の間のデータの転送に用いられるデータライン４３から
なる。本実施例では、ＣＰＵ１０から制御ライン４１を
介してメモリ制御装置２０に与えられるコマンドとし
て、メモリ３０のクリアを指示するクリアコマンドが新
規に用意されている。

【００１７】一方、メモリ制御装置２０とメモリ３０と
は、メモリ制御装置２０からメモリ３０へのＲＡＳ（ロ
ーアドレスストローブ），ＣＡＳ（カラムアドレススト
ローブ），ＷＥ（ライトイネーブル），ＲＥ（リードイ
ネーブル）等の各メモリ制御信号（ＲＡＭ制御信号）の
転送に用いられる制御信号ライン５１、メモリ制御装置
２０からメモリ３０の各ＲＡＭ３１-0〜３１-3への共通
のリード／ライトアドレス（ＲＡＭアドレス）の転送に
用いられるアドレスライン５２、及びメモリ制御装置２
０とメモリ３０のＲＡＭ３１-0〜３１-3で授受されるリ
ード／ライトデータ（ＲＡＭデータ）の転送に用いられ
るデータライン５３により接続されている。制御信号ラ
イン５１は、メモリ３０のＲＡＭ３１-0に対するＲＡＳ
０，ＣＡＳ０，ＷＥ０等の各信号の伝達用の制御ライン
５１-0、メモリ３０のＲＡＭ３１-1に対するＲＡＳ１，
ＣＡＳ１，ＷＥ１等の各信号の伝達用の制御ライン５１
-1、メモリ３０のＲＡＭ３１-2に対するＲＡＳ２，ＣＡ
Ｓ２，ＷＥ２等の各信号の伝達用の制御ライン５１-2、
及びメモリ３０のＲＡＭ３１-3に対するＲＡＳ３，ＣＡ
Ｓ３，ＷＥ３等の各信号の伝達用の制御ライン５１-3を
含んでいる。

【００１８】メモリ制御装置２０は、制御回路２１、メ
モリ制御信号出力回路２２、アドレス切替回路２３、ク
リアアドレス生成回路２４及びデータ生成・データ切替
回路２５を有している。このメモリ制御装置２０内の各
回路２１〜２５の詳細については、図２を参照して説明
する。

【００１９】図２は図１中のメモリ制御装置２０の内部
構成を示すブロック図である。図２において、制御回路
２１は、制御ライン４１を介して送られる制御コマンド
に従って当該装置２０内の各回路２１〜２５等を制御す
ることでメモリ３０のクリアを始めとするリード／ライ
トを行うものである。

【００２０】メモリ制御信号出力回路２２は、制御回路
２１の制御により制御信号ライン５１へのメモリ制御信
号（ＲＡＭ制御信号）出力を行うものである。アドレス
切替回路２３は、ＣＰＵ１０から与えられるメモリアド
レス（ＣＰＵアドレス）及びクリアアドレス生成回路２
４により生成されるクリアアドレスを切り替えてアドレ
スライン５２に出力するものである。

【００２１】アドレス切替回路２３は、ＣＰＵ１０から
アドレスライン４２を介して送られるＣＰＵアドレスを
ラッチするＣＰＵアドレスラッチ２３１と、マルチプレ
クサ２３２とを有している。このマルチプレクサ２３２
は、ラッチ２３１からのアドレス（ＣＰＵアドレス）が
導かれるＡ入力と、クリアアドレス生成回路２４からの
アドレス（クリアアドレス）が導かれるＢ入力とを有し
ており、制御回路２１の制御によりＡ入力またはＢ入力
のいずれか一方に切り替えて、その入力内容をアドレス
ライン５２に出力するものである。

【００２２】クリアアドレス生成回路２４は、メモリ３
０をクリアする際のクリア先のアドレス（クリアアドレ
ス）を生成するものである。クリアアドレス生成回路２
４は、クリアアドレスを保持するためのクリアアドレス
レジスタ２４１と、クリア領域のエンドアドレスを保持
するためのエンドアドレスレジスタ２４２と、クリアア
ドレスレジスタ２４１の内容（クリアアドレス）を８イ
ンクリメント（＋８）する＋８回路２４３と、レジスタ
２４１，２４２の両出力を比較する比較器２４４とを有
している。クリアアドレスレジスタ２４１には、ＣＰＵ
１０によりメモリ３０のクリアが指示された際にクリア
領域のスタートアドレスがクリアアドレスとして初期設
定される。

【００２３】データ生成・データ切替回路２５は、メモ
リクリア用の初期値（クリアデータ）を生成する他、Ｃ
ＰＵ１０から与えられるライトデータ（ＣＰＵデータ）
及び当該初期値（クリアデータ）を切り替えてデータラ
イン５３に出力するものである。

【００２４】データ生成・データ切替回路２５は、ＣＰ
Ｕ１０からデータライン４３を介して送られるライトデ
ータ（ＣＰＵデータ）をラッチするＣＰＵデータラッチ
２５１と、クリアデータ（初期値）を生成するデータ生
成回路２５２と、マルチプレクサ２５３とを有してい
る。このマルチプレクサ２５３は、ラッチ２５１からの
データ（ＣＰＵデータ）が導かれるＡ入力と、データ生
成回路２５２からのデータ（クリアデータ）が導かれる
Ｂ入力とを有しており、制御回路２１の制御によりＡ入
力またはＢ入力のいずれか一方に切り替えて、その入力
内容をデータライン５３に出力するものである。

【００２５】図３は、メモリ制御信号出力回路２２の構
成を示す。メモリ制御信号出力回路２２は、制御ライン
５１-0の信号線５１１-0，５１２-0，５１３-0に信号Ｒ
ＡＳ０，ＣＡＳ０，ＷＥ０を送出するための出力ゲート
２２１-0，２２２-0，２２３-0、制御ライン５１-1の信
号線５１１-1，５１２-1，５１３-1に信号ＲＡＳ１，Ｃ
ＡＳ１，ＷＥ１を送出するための出力ゲート２２１-1，
２２２-1，２２３-1、制御ライン５１-2の信号線５１１
-2，５１２-2，５１３-2に信号ＲＡＳ２，ＣＡＳ２，Ｗ
Ｅ２を送出するための出力ゲート２２１-2，２２２-2，
２２３-2、及び制御ライン５１-3の信号線５１１-3，５
１２-3，５１３-3に信号ＲＡＳ３，ＣＡＳ３，ＷＥ３を
送出するための出力ゲート２２１-3，２２２-3，２２３
-3を有している。これら出力ゲート２２１-0〜２２３-
0，２２１-1〜２２３-1，２２１-2〜２２３-2，２２１-
3〜２２３-3は、制御回路２１によりそれぞれ制御され
る。

【００２６】メモリ制御信号出力回路２２はまた、信号
ＲＡＳ０〜ＲＡＳ３，ＣＡＳ０〜ＣＡＳ３，ＷＥ０〜Ｗ
Ｅ３等のメモリ制御信号（ＲＡＭ制御信号）の生成を行
うメモリ制御信号生成回路２２４を有している。このメ
モリ制御信号生成回路２２４の起動／停止は制御回路２
１により制御される。

【００２７】次に、本発明の第１の実施例の動作を図４
のフローチャートを参照して説明する。まずＣＰＵ１０
は、メモリ３０をクリアする必要がある場合には、バス
４０の制御ライン４１を介してメモリ制御装置２０にク
リアコマンドを送出する。このクリアコマンドは、例え
ばタイプ１乃至タイプ３の３種類が用意されている。

【００２８】タイプ１のクリアコマンドは、任意サイズ
のメモリ領域のクリアを指示するものであり、クリアす
べきメモリ領域をスタートアドレスとエンドアドレスの
２つのアドレスで指定するようになっている。

【００２９】タイプ２のクリアコマンドは、１ページ分
のメモリ領域のクリアを指示するものであり、クリアす
べきメモリページをスタートアドレスだけで指定するよ
うになっている。ここでは、１ページが１ＫＢであるも
のとする。

【００３０】タイプ３のクリアコマンドは、メモリ３０
の全領域のクリアを指示するものであり、領域のアドレ
ス指定はなされない。ＣＰＵ１０は、タイプ１のクリア
コマンドの送出時には、クリアコマンド送出と同時に、
クリアする領域のスタートアドレスとエンドアドレスを
メモリ制御装置２０に送出する。ここでは、アドレス送
出を１回で行うために、スタートアドレスはバス４０の
アドレスライン４２を、エンドアドレスはバス４０のデ
ータライン４３をそれぞれ介して、同時にメモリ制御装
置２０に送出される。なお、データライン４３のデータ
幅がアドレス長の２倍以上あるならば、当該データライ
ン４３だけでスタートアドレス及びエンドアドレスの両
アドレスを同時に送出することも可能である。

【００３１】一方、タイプ２のクリアコマンドの送出時
には、ＣＰＵ１０は、クリアコマンド送出と同時に、ク
リアするページのスタートアドレスをバス４０のアドレ
スライン４２を介してメモリ制御装置２０に送出する。

【００３２】これに対し、タイプ３のクリアコマンドの
送出時には、アドレスの送出はなされない。メモリ制御
装置２０内の制御回路２１は、ＣＰＵ１０から制御ライ
ン４１を介して送られたコマンド（制御コマンド）がク
リアコマンドの場合には、そのタイプをチェックする
（ステップＳ１）。

【００３３】もし、タイプ１のクリアコマンドであるな
らば、制御回路２１はクリアアドレス生成回路２２４を
制御して、アドレスライン４２を介して送られたクリア
領域のスタートアドレスをクリアアドレスレジスタ２４
１に、データライン４３を介して送られたエンドアドレ
スをエンドアドレスレジスタ２４２に、それぞれ設定さ
せる（ステップＳ２）。

【００３４】また、タイプ２のクリアコマンドであるな
らば、制御回路２１はクリアアドレス生成回路２２４を
制御して、アドレスライン４２を介して送られたクリア
領域のスタートアドレスをクリアアドレスレジスタ２４
１に設定させる（ステップＳ３）。

【００３５】また、タイプ３のクリアコマンドであるな
らば、制御回路２１はクリアアドレス生成回路２２４を
制御して、オール“０”のアドレスをクリアアドレスレ
ジスタ２４１に、メモリ３０の先頭ブロックの最大アド
レス（ブロックエンドアドレス）をエンドアドレスレジ
スタ２４２に、それぞれ設定させる（ステップＳ４）。

【００３６】制御回路２１は、上記ステップＳ２，Ｓ３
またはＳ４の実行時には、データ生成・データ切替回路
２５を制御してデータ生成回路２５２によりメモリクリ
ア用の初期値、即ちクリアデータ（例えばオール“０”
データた）を生成させる。なお、常に固定のクリアデー
タを用いる場合には、そのデータを予め保持しておくよ
うにしてもよい。

【００３７】制御回路２１はステップＳ２，Ｓ３または
Ｓ４を終了すると、ＣＰＵ１０からのメモリリード／ラ
イト要求（以下、ＣＰＵアクセス要求と称する）が図示
せぬ待ち行列（キュー）にあるか否かをチェックする
（ステップＳ５）。

【００３８】もし、ＣＰＵアクセス要求があれば、制御
回路２１はその要求を優先させるために、アドレス切替
回路２３のマルチプレクサ２３２及びデータ生成・デー
タ切替回路２５のマルチプレクサ２５３をいずれもＡ入
力側に切り替えて（ステップＳ６）、全てのＣＰＵアク
セス要求の処理が終了するまでメモリクリア処理（具体
的にはクリアアドレスとクリアデータの出力）を待たせ
る。

【００３９】これに対し、ＣＰＵアクセス要求がなけれ
ば、制御回路２１は、アドレス切替回路２３のマルチプ
レクサ２３２及びデータ生成・データ切替回路２５のマ
ルチプレクサ２５３をいずれもＢ入力側に切り替える
（ステップＳ７）。

【００４０】制御回路２１は、ステップＳ７を実行する
と、再びクリアコマンドのタイプをチェックし（ステッ
プＳ８）、タイプ１またはタイプ２のクリアコマンドで
あったならば、クリアアドレスレジスタ２４１に設定さ
れているクリアアドレスのうちの、メモリ３０における
ブロック内アドレス（ＲＡＭアドレス）を指定する部分
（８バイト単位でメモリアクセスが行われる本実施例で
は、下位の３ビットである読み出し単位と、メモリ３０
内ブロックを指定する上位アドレス部分であるブロック
指定部とを除く部分）をアドレスライン５２を介してメ
モリ３０（のＲＡＭ３１-0〜３１-3）に出力させると共
に、データ生成・データ切替回路２５のデータ生成回路
２５２により生成されているクリアデータ（初期値）を
データライン５３を介してメモリ３０（の各ＲＡＭ３１
-0〜３１-3）に出力させる（ステップＳ９ａ）。

【００４１】同時に制御回路２１は、メモリ制御信号出
力回路２２を制御してクリアアドレスレジスタ２４１の
示すクリアアドレス中のブロック指定部に従う制御信号
出力を行わせる（ステップＳ９ｂ）。即ち制御回路２１
は、クリアアドレスレジスタ２４１の示すクリアアドレ
ス中のブロック指定部がｉであるものとすると、メモリ
制御信号出力回路２２のメモリ制御信号生成回路２２４
を起動してＲＡＳ０〜ＲＡＳ３，ＣＡＳ０〜ＣＡＳ３，
ＷＥ０〜ＷＥ３の各制御信号を生成させると共に、メモ
リ制御信号出力回路２２の出力ゲート２２１-0〜２２３
-0，２２１-1〜２２３-1，２２１-2〜２２３-2，２２１
-3〜２２３-3のうちのメモリ３０内第ｉブロック（ＲＡ
Ｍ３１-i）に対応する出力ゲート２２１-i〜２２３-iの
出力を許可することで、ＲＡＳｉ，ＣＡＳｉ，ＷＥｉの
各信号を制御信号ライン５１の制御ライン５１-i（にお
ける信号線５１１-i，５１２-i，５１３-i）経由でＲＡ
Ｍ３１-iに出力させる。

【００４２】これにより、クリアアドレス生成回路２４
（のクリアアドレスレジスタ２４１）からアドレス切替
回路２３（のマルチプレクサ２３２）を介してメモリ３
０に出力されたクリアアドレス中のＲＡＭアドレス（ブ
ロック内アドレス）の指定するＲＡＭ３１-0〜３１-3
（ブロック）の領域のうち、当該クリアアドレス中のブ
ロック指定部ｉの指定するＲＡＭ３１-i（ブロック）の
領域（ここでは８バイトの領域）にクリアデータ（ここ
ではオール“０”データ）が書き込まれる。

【００４３】一方、ステップＳ８でタイプ３のクリアコ
マンドであると判断された場合には、制御回路２１は、
クリアアドレスレジスタ２４１の示すクリアアドレス中
のＲＡＭアドレス（ブロック内アドレス）をアドレスラ
イン５２を介してメモリ３０（のＲＡＭ３１-0〜３１-
3）に出力させると共に、データ生成・データ切替回路
２５のデータ生成回路２５２により生成されているクリ
アデータ（初期値）をデータライン５３を介してメモリ
３０（の各ＲＡＭ３１-0〜３１-3）に出力させる（ステ
ップＳ１０ａ）。このステップＳ１０ａの処理は、先に
述べたタイプ１またはタイプ２のクリアコマンドの場合
のステップＳ９ａの処理と同様である。

【００４４】同時に制御回路２１は、メモリ制御信号出
力回路２２を制御して、メモリ３０の全ブロック（ＲＡ
Ｍ３１-0〜３１-3）に対する制御信号出力を行わせる
（ステップＳ１０ｂ）。即ち制御回路２１は、メモリ制
御信号出力回路２２のメモリ制御信号生成回路２２４を
起動して、ＲＡＳ０〜ＲＡＳ３，ＣＡＳ０〜ＣＡＳ３，
ＷＥ０〜ＷＥ３の各制御信号を生成させると共に、出力
ゲート２２１-0〜２２３-0，２２１-1〜２２３-1，２２
１-2〜２２３-2，２２１-3〜２２３-3の出力を全て許可
することで、ＲＡＳ０，ＣＡＳ０，ＷＥ０の各制御信号
を制御ライン５１-0（における信号線５１１-0，５１２
-0，５１３-0）経由でＲＡＭ３１-0に、ＲＡＳ１，ＣＡ
Ｓ１，ＷＥ１の各制御信号を制御ライン５１-1（におけ
る信号線５１１-1，５１２-1，５１３-1）経由でＲＡＭ
３１-1に、ＲＡＳ２，ＣＡＳ２，ＷＥ２の各制御信号を
制御ライン５１-2（における信号線５１１-2，５１２-
2，５１３-2）経由でＲＡＭ３１-2に、ＲＡＳ３，ＣＡ
Ｓ３，ＷＥ３の各制御信号を制御ライン５１-3（におけ
る信号線５１１-3，５１２-3，５１３-3）経由でＲＡＭ
３１-3に、それぞれ同時に出力させる。

【００４５】これにより、クリアアドレス生成回路２４
（のクリアアドレスレジスタ２４１）からアドレス切替
回路２３（のマルチプレクサ２３２）を介してメモリ３
０に出力されたクリアアドレス中のＲＡＭアドレス（ブ
ロック内アドレス）の指定するＲＡＭ３１-0〜３１-3
（ブロック）の各領域（８バイトの領域）にクリアデー
タ（オール“０”データ）が同時に書き込まれる。

【００４６】ステップＳ９ｂまたはＳ１０ｂが実行され
ると、クリアアドレス生成回路２４内の＋８回路２４３
により、クリアアドレスレジスタ２４１の内容（クリア
アドレス）が＋８されて、１ワード（８バイト）分進め
られる（ステップＳ１１）。

【００４７】さて、＋８回路２４３による＋８操作後の
クリアアドレスは、比較器２４４によりエンドアドレス
レジスタ２４２の示すエンドアドレスと比較される。比
較器２４４は、クリアアドレスがエンドアドレスを越え
ている（クリアアドレス＞エンドアドレス）ならば、そ
の旨を示す例えば論理“１”の信号を出力し、クリアア
ドレスがエンドアドレスを越えていないならば、即ちク
リアアドレスがエンドアドレス以下である（クリアアド
レス≦エンドアドレス）ならば、その旨を示す例えば論
理“０”の信号を出力する。この比較器２４４の出力は
制御回路２１に導かれる。

【００４８】制御回路２１は、クリアコマンドがタイプ
１またはタイプ３の場合には（ステップＳ１２）、比較
器２４４の出力により、クリアアドレスがエンドアドレ
スを越えているか否かをチェックする（ステップＳ１
３）。

【００４９】もし、クリアアドレスがエンドアドレスを
越えていない（クリアアドレス≦エンドアドレス）なら
ば、制御回路２１は、メモリ３０における指定領域のク
リア（タイプ１のクリアコマンドの場合）または全領域
のクリア（タイプ３のクリアコマンドの場合）は終了し
ていないものと判断し、クリア処理のための制御を継続
する。

【００５０】この場合、ＣＰＵアクセス要求がないなら
ば（ステップＳ５）、次のメモリサイクル（ここでは、
１メモリサイクル＝４マシンサイクル）では、上記＋８
後のクリアアドレス中のＲＡＭアドレス（ブロック内ア
ドレス）がクリアデータと共にメモリ３０（のＲＡＭ３
１-0〜３１-3）に出力される（ステップＳ７，Ｓ８，Ｓ
９ａ，またはステップＳ７，Ｓ８，Ｓ１０ａ）。

【００５１】同時に、タイプ１のクリアコマンドの場合
であれば、＋８後のクリアアドレス（中のブロック指定
部）の指定するメモリ３０内の第ｉブロック（ＲＡＭ３
１-i）に対するＲＡＳｉ，ＣＡＳｉ，ＷＥｉの各制御信
号が当該第ｉブロック（ＲＡＭ３１-i）に出力され（ス
テップＳ９ｂ）、タイプ３のクリアコマンドの場合であ
れば、メモリ３０内の各ブロック（ＲＡＭ３１-0〜３１
-3）に対するＲＡＳ０〜ＲＡＳ３，ＣＡＳ０〜ＣＡＳ
３，ＷＥ０〜ＷＥ３の各制御信号が当該各ブロック（Ｒ
ＡＭ３１-0〜３１-3）に出力される（ステップＳ１０
ｂ）。

【００５２】一方、クリアアドレスがエンドアドレスを
越えている（クリアアドレス＞エンドアドレス）なら
ば、制御回路２１はメモリ３０における指定領域のクリ
アまたは全領域のクリアは終了したものと判断する。こ
の場合、制御回路２１は、クリア処理のための制御を停
止して、アドレス切替回路２３のマルチプレクサ２３２
及びデータ生成・データ切替回路２５のマルチプレクサ
２５３をいずれもＡ入力側に切り替える（ステップＳ１
４）。そして制御回路２１は、ＣＰＵ１０に対し、バス
４０の制御ライン４１を介してクリア終了を通知する。

【００５３】さて、制御回路２１には、比較器２４４の
出力の他に、＋８回路２４３による＋８操作前後のクリ
アアドレスの最下位ビット（ＬＳＢ）側から１０ビット
目のアドレスビットも導かれる。

【００５４】制御回路２１は、クリアコマンドがタイプ
２の場合には（ステップＳ１２）、クリアアドレスのＬ
ＳＢ側から１０ビット目の状態（論理値）が＋８回路２
４３による＋８操作により反転したか否かをチェックす
る（ステップＳ１５）。１ページが本実施例のように１
ＫＢの場合、アドレスの最下位ビット（ＬＳＢ）側から
１０ビット目の状態は、そのページと次のページとで異
なる。したがって、上記のステップＳ１５のチェックに
より、指定されたスタートアドレスから始まるページ
（指定ページ）のクリアが終了したか否かが判定でき
る。

【００５５】制御回路２１は、ステップＳ１５により、
クリアアドレスのＬＳＢ側から１０ビット目の状態（論
理値）が＋８回路２４３による＋８操作の前後で変わっ
ていないと判断した場合には、メモリ３０における指定
ページのクリアは終了していないものとして、クリア処
理のための制御を継続する。

【００５６】この場合、ＣＰＵアクセス要求がないなら
ば（ステップＳ５）、次のメモリサイクルでは、上記＋
８後のクリアアドレス中のＲＡＭアドレス（ブロック内
アドレス）がクリアデータと共にメモリ３０（のＲＡＭ
３１-0〜３１-3）に出力される（ステップＳ７，Ｓ８，
Ｓ９ａ）。同時に、＋８後のクリアアドレス（中のブロ
ック指定部）の指定するメモリ３０内の第ｉブロック
（ＲＡＭ３１-i）に対するＲＡＳｉ，ＣＡＳｉ，ＷＥｉ
の各制御信号が当該第ｉブロック（ＲＡＭ３１-i）に出
力される（ステップＳ９ｂ）。

【００５７】一方、ステップＳ１５により、クリアアド
レスのＬＳＢ側から１０ビット目の状態（論理値）が＋
８回路２４３による＋８操作の前後で変わっていると判
断した場合には、制御回路２１はメモリ３０における指
定ページのクリアは終了したものとして、クリア処理の
ための制御を停止し、アドレス切替回路２３のマルチプ
レクサ２３２及びデータ生成・データ切替回路２５のマ
ルチプレクサ２５３をいずれもＡ入力側に切り替える
（ステップＳ１４）。そして制御回路２１は、ＣＰＵ１
０に対し、バス４０の制御ライン４１を介してクリア終
了を通知する。

【００５８】ＣＰＵ１０は、自身が与えたクリアコマン
ドに従ってメモリ制御装置２０が当該ＣＰＵ１０から独
立にクリア処理を実行することから、その間に別の命令
（プロセス）を実行することができ、またバス４０をク
リア処理から解放することができる。 ［第２の実施例］次に、本発明をインタリーブ方式のメ
モリを備えた情報処理装置に適用した第２の実施例につ
き説明する。

【００５９】図５は本発明の第２の実施例に係るメモリ
高速クリア機能を持つ情報処理装置の構成を示すブロッ
ク図である。なお、図１と同一部分には同一符号を付し
て説明を省略する。

【００６０】図５において、６０はバス４０によりＣＰ
Ｕ１０と接続されたメモリ制御装置、７０はメモリ制御
装置６０により例えば４ウェイインタリーブ制御される
バンク７１-0（＃０）〜７１-3（＃３）の４メモリバン
クからなるメモリである。各バンク７１-0〜７１-3は、
いずれもブロックサイズに一致する容量の４つのメモリ
素子、例えばＲＡＭ（ＤＲＡＭ）７２-0〜７２-3により
構成されている。これらＲＡＭ７２-0〜７２-3は、高速
モード、例えば高速ページモードを持っているものとす
る。

【００６１】ここで、各バンク７１-0（＃０）〜７１-3
（＃３）の領域とメモリ７０のメモリアドレス（物理ア
ドレス）の関係を図６に示す。なお、図６中のメモリア
ドレスは１６進数で表現されている。

【００６２】図６から明らかなように、４ウェイインタ
リーブでは、通常はバンク＃０→バンク＃１→バンク＃
２→バンク＃３→バンク＃０→バンク＃１→……と順番
にアクセスされる。これを通常モードと称する。また本
実施例では、メモリクリアを、各バンク７１-0（＃０）
〜７１-3（＃３）を構成するＲＡＭ７２-0〜７２-3の高
速ページモードを利用して、全バンク７１-0（＃０）〜
７１-3（＃３）への書き込みを同時（或いはほぼ同時）
に行うことで実現するようにしている。

【００６３】図７はメモリアドレスのフォーマットを示
す。本実施例において、メモリ７０のメモリアドレスが
ビット０（ＭＳＢ）〜ビット３１（ＬＳＢ）の３２ビッ
トで構成され、ＲＡＭ７２-0〜７２-3のサイズ（ブロッ
クサイズ）が２¹⁹×８バイトであるものとする。この場
合、メモリアドレスのビット０〜ビット７はブロック
（増設単位）を、ビット８〜ビット２６はＲＡＭアドレ
スを、ビット２７，２８はバンクを、ビット２９〜ビッ
ト３１は読み出し単位を示す。なお、本実施例では、説
明を簡単にするために最大４ブロックまで増設可能であ
るものとし、メモリアドレスのビット０〜ビット５は全
て“０”であるものとする。

【００６４】再び図５を参照すると、メモリ制御装置６
０は、制御ライン４１を介して送られる制御コマンドに
従うメモリ制御を行う制御回路６１と、この制御回路６
１の制御のもとでメモリ７０のバンク７１-0〜７１-3を
アクセスするバンクアクセス部ＢＡ0 〜ＢＡ3 とを有し
ている。

【００６５】バンクアクセス部ＢＡ0 は、メモリ７０の
バンク７１-0を構成するＲＡＭ７２-0〜７２-3に対する
ＲＡＳ０-0〜ＲＡＳ３-0，ＣＡＳ０-0〜ＣＡＳ３-0，Ｗ
Ｅ０-0〜ＷＥ３-0等のＲＡＭ制御信号を転送するための
制御信号ライン８１-0、ＲＡＭアドレスを転送するため
のアドレスライン８２-0及びデータを転送するためのデ
ータライン８３-0により当該バンク７１-0と接続されて
いる。

【００６６】バンクアクセス部ＢＡ1 は、メモリ７０の
バンク７１-1を構成するＲＡＭ７２-0〜７２-3に対する
ＲＡＳ０-1〜ＲＡＳ３-1，ＣＡＳ０-1〜ＣＡＳ３-1，Ｗ
Ｅ０-1〜ＷＥ３-1等のＲＡＭ制御信号を転送するための
制御信号ライン８１-1、ＲＡＭアドレスを転送するため
のアドレスライン８２-1及びデータを転送するためのデ
ータライン８３-1により当該バンク７１-1と接続されて
いる。

【００６７】バンクアクセス部ＢＡ2 は、メモリ７０の
バンク７１-2を構成するＲＡＭ７２-0〜７２-3に対する
ＲＡＳ０-2〜ＲＡＳ３-2，ＣＡＳ０-2〜ＣＡＳ３-2，Ｗ
Ｅ０-2〜ＷＥ３-2等のＲＡＭ制御信号を転送するための
制御信号ライン８１-2、ＲＡＭアドレスを転送するため
のアドレスライン８２-2及びデータを転送するためのデ
ータライン８３-2により当該バンク７１-2と接続されて
いる。

【００６８】バンクアクセス部ＢＡ3 は、メモリ７０の
バンク７１-3を構成するＲＡＭ７２-0〜７２-3に対する
ＲＡＳ０-3〜ＲＡＳ３-3，ＣＡＳ０-3〜ＣＡＳ３-3，Ｗ
Ｅ０-3〜ＷＥ３-3等のＲＡＭ制御信号を転送するための
制御信号ライン８１-3、ＲＡＭアドレスを転送するため
のアドレスライン８２-3及びデータを転送するためのデ
ータライン８３-3により当該バンク７１-3と接続されて
いる。

【００６９】各バンクアクセス部ＢＡ0 〜ＢＡ3 は、メ
モリ制御信号出力回路６２、アドレス切替回路６３、ク
リアアドレス生成回路６４及びデータ生成・データ切替
回路６５を有している。

【００７０】バンクアクセス部ＢＡi （ｉ＝０〜３）の
メモリ制御信号出力回路６２は、図８に示すように、制
御信号ライン８１-iのＲＡＳ信号線８１０-i〜８１３-i
に（バンク７１-iのＲＡＭ７２-0〜７２-3に対する）信
号ＲＡＳ０-i〜ＲＡＳ３-iを送出するための出力ゲート
６２０-i〜６２３-iと、制御信号ライン８１-iのＣＡＳ
信号線８２０-i〜８２３-iに（バンク７１-iのＲＡＭ７
２-0〜７２-3に対する）信号ＣＡＳ０-i〜ＣＡＳ３-iを
送出するための出力ゲート６３０-i〜６３３-iと、制御
信号ライン８１-iのＷＥ信号線８３０-i〜８３３-iに
（バンク７１-iのＲＡＭ７２-0〜７２-3に対する）信号
ＷＥ０-i〜ＷＥ３-iを送出するための出力ゲート６４０
-i〜６４３-iとを有している。これら出力ゲート６２０
-i〜６２３-i，６３０-i〜６３３-i，６４０-i〜６４３
-iは制御回路２１により制御される。

【００７１】バンクアクセス部ＢＡi のメモリ制御信号
出力回路６２はまた、バンク７１-iのＲＡＭ７２-0〜７
２-3に対するＲＡＳ０-i〜ＲＡＳ３-i，ＣＡＳ０-i〜Ｃ
ＡＳ３-i，及びＷＥ０-i〜ＷＥ３-i等のメモリ制御信号
（ＲＡＭ制御信号）を制御回路６１の指定する通常モー
ドまたは高速ページモードに応じて生成するメモリ制御
信号生成回路６２４を有している。このメモリ制御信号
生成回路６２４の起動／停止は制御回路６１により制御
される。

【００７２】アドレス切替回路６３、クリアアドレス生
成回路６４及びデータ生成・データ切替回路６５は、前
記第１の実施例におけるアドレス切替回路２３、クリア
アドレス生成回路２４及びデータ生成・データ切替回路
２５と同様であるため、その構成については説明を省略
する。但し、第１の実施例におけるクリアアドレス生成
回路２４がクリアアドレスを＋８する＋８回路２４３を
有しているのに対し、クリアデータを４バンク（バンク
７１-0〜７１-3）に同時に書き込む本実施例におけるク
リアアドレス生成回路６４は、クリアアドレスを＋３２
する（８バイト×４バンク分進める）＋３２回路（図示
せず）を有している点で異なる。

【００７３】次に、本発明の第２の実施例の動作を説明
する。まず、本実施例では、前記第１の実施例で適用さ
れたタイプ１〜タイプ３のクリアコマンドのうち、タイ
プ１とタイプ２のクリアコマンドの使用が可能となって
いる。

【００７４】このタイプ１またはタイプ２のクリアコマ
ンドがＣＰＵ１０から制御ライン４１を介してメモリ制
御装置６０に送られた場合の当該メモリ制御装置６０の
動作は、前記第１の実施例においてタイプ１またはタイ
プ２のクリアコマンドがＣＰＵ１０からメモリ制御装置
２０に送られた場合の当該メモリ制御装置２０の動作と
ほぼ同様である。そこで、第１の実施例と異なる点につ
いてのみ説明する。

【００７５】まず、前記第１の実施例においては、クリ
アアドレス生成回路２４で生成されたクリアアドレスの
うちの、下位の３ビットである読み出し単位と、ブロッ
ク（増設単位）を指定する上位アドレス部分であるブロ
ック指定部とを除く部分（ブロック内アドレス）がメモ
リ３０のＲＡＭ３１-0〜３１-3に対する共通のＲＡＭア
ドレスとして出力されるのに対し、本実施例において
は、各バンクアクセス部ＢＡ0 〜ＢＡ3 のクリアアドレ
ス生成回路６４で生成された３２ビットクリアアドレス
のうちの、下位の３ビットである読み出し単位（ビット
２９〜ビット３１）並びにその上位２ビットであるバン
ク指定部（ビット２７，２８）と、上位の８ビットであ
る増設単位を示すブロック指定部（ビット０〜ビット
７）を除く部分（ビット８〜ビット２６）が、それぞれ
バンク７１-0〜７１-3に対するＲＡＭアドレスとして出
力される。

【００７６】また、本実施例のクリア処理では、メモリ
制御装置６０の制御回路６１は、各バンクアクセス部Ｂ
Ａ0 〜ＢＡ3 のメモリ制御信号出力回路６２に設けられ
たメモリ制御信号生成回路６２４に対して、高速ページ
モード（高速モード）を指定して、当該メモリ制御信号
生成回路６２４を起動する。

【００７７】制御回路６１は、クリアアドレスのブロッ
ク指定部（ビット０〜ビット７）を監視しており、当該
ブロック指定部（増設単位）が第０ブロック（をなすＲ
ＡＭ７２-0）を指していれば、各バンクアクセス部ＢＡ
i （ｉ＝０〜３）のメモリ制御信号出力回路６２内の出
力ゲート６２０-iを出力イネーブルとしてＲＡＳ０-iを
対応するバンク７１-iに出力させる。即ち制御回路６１
は、ＲＡＳ０-0〜ＲＡＳ０-3をバンク７１-0〜７１-3に
出力させる。また制御回路６１は、各バンクアクセス部
ＢＡi のメモリ制御信号出力回路６２内の出力ゲート６
３０-i，６４０-iを出力イネーブルとしてＣＡＳ０-i，
ＷＥ０-iもバンク７１-iに出力させる。即ち制御回路６
１は、ＣＡＳ０-0〜ＣＡＳ０-3，ＷＥ０-0〜ＷＥ０-3を
バンク７１-0〜７１-3に出力させる。

【００７８】同様に、クリアアドレスのブロック指定部
が第１ブロック（をなすＲＡＭ７２-1）を指していれ
ば、制御回路６１は、各バンクアクセス部ＢＡi （ｉ＝
０〜３）のメモリ制御信号出力回路６２内の出力ゲート
６２１-iを出力イネーブルとしてＲＡＳ１-iをバンク７
１-iに出力させる。即ち制御回路６１は、ＲＡＳ１-0〜
ＲＡＳ１-3をバンク７１-0〜７１-3に出力させる。また
制御回路６１は、各バンクアクセス部ＢＡi のメモリ制
御信号出力回路６２内の出力ゲート６３１-i，６４１-i
を出力イネーブルとしてＣＡＳ１-i，ＷＥ１-iもバンク
７１-iに出力させる。即ち制御回路６１は、ＣＡＳ１-0
〜ＣＡＳ１-3，ＷＥ１-0〜ＷＥ１-3をバンク７１-0〜７
１-3に出力させる。

【００７９】同様に、クリアアドレスのブロック指定部
が第２ブロック（をなすＲＡＭ７２-2）を指していれ
ば、制御回路６１は、各バンクアクセス部ＢＡi （ｉ＝
０〜３）のメモリ制御信号出力回路６２内の出力ゲート
６２２-iを出力イネーブルとしてＲＡＳ２-iをバンク７
１-iに出力させる。即ち制御回路６１は、ＲＡＳ２-0〜
ＲＡＳ２-3をバンク７１-0〜７１-3に出力させる。また
制御回路６１は、各バンクアクセス部ＢＡi のメモリ制
御信号出力回路６２内の出力ゲート６３２-i，６４２-i
を出力イネーブルとしてＣＡＳ２-i，ＷＥ２-iもバンク
７１-iに出力させる。即ち制御回路６１は、ＣＡＳ２-0
〜ＣＡＳ２-3，ＷＥ２-0〜ＷＥ２-3をバンク７１-0〜７
１-3に出力させる。

【００８０】同様に、クリアアドレスのブロック指定部
が第３ブロック（をなすＲＡＭ７２-3）を指していれ
ば、制御回路６１は、各バンクアクセス部ＢＡi （ｉ＝
０〜３）のメモリ制御信号出力回路６２内の出力ゲート
６２３-iを出力イネーブルとしてＲＡＳ３-iをバンク７
１-iに出力させる。即ち制御回路６１は、ＲＡＳ３-0〜
ＲＡＳ３-3をバンク７１-0〜７１-3に出力させる。また
制御回路６１は、各バンクアクセス部ＢＡi のメモリ制
御信号出力回路６２内の出力ゲート６３３-i，６４３-i
を出力イネーブルとしてＣＡＳ３-i，ＷＥ３-iもバンク
７１-iに出力させる。即ち制御回路６１は、ＣＡＳ３-0
〜ＣＡＳ３-3，ＷＥ３-0〜ＷＥ３-3をバンク７１-0〜７
１-3に出力させる。

【００８１】但し、高速ページモードでは、ＲＡＳｉ-0
〜ＲＡＳｉ-3は、（通常モードとは異なって）ＲＡＭア
クセス毎に出力されるのではなく、１ページ分（ここで
は１ＫＢとする）のアクセスが終了するまでの間は出力
され続ける。

【００８２】この本実施例におけるクリア処理の様子
を、図９のタイミングチャートに示す。なお、図９中の
データ“ｉ−ｊ”の記述（ｉは０〜３、ｊは０〜３１）
は、バンク７１-iに対してｊ番目に書き込まれるクリア
データ（データ自体は同一であり、例えばオール
“０”）を示す。

【００８３】また、参考までに、通常モード（通常の４
ウェイインタリーブ制御のもと）での逐次ライト動作で
クリア処理を行う従来方式の場合のタイミングチャート
を図１０に、通常モードでのライト動作で全バンクに対
して同時に書き込むことでクリア処理を行う場合のタイ
ミングチャートを図１１に示す。

【００８４】図１１の例は、通常モードにおいて各バン
ク＃０〜＃３に対して制御信号（ＲＡＳ，ＣＡＳ，Ｗ
Ｅ）、アドレス、データを同時に制御することで高速化
を図ろうとするものであるが、図１０の従来方式と比較
して殆ど高速化に寄与していない。これは、全バンクに
対する同時書き込みを行うと、図１１に示すようにサイ
クルタイム（の最小時間）を満足するための「待ち」が
発生するためである。即ちインタリーブは、この「待
ち」を解消する方法なので、インタリーブ制御を適用し
ないと、必然的に「待ち」が発生する。

【００８５】まず、図１０の従来方式では、ＣＰＵ１０
からコマンド（クリアコマンド）が与えられてからメモ
リ起動までに要するサイクル数（マシンサイクル数）を
β（共通の定数）とすると、１ページ＝１ＫＢ（１０２
４バイト）の場合の１ページのクリア処理に要するサイ
クル数は、８バイト単位のアクセス、バンク＃０のアク
セス開始時から（同じＲＡＭアドレスによる）バンク＃
３のアクセス開始時までのサイクル数Ｔｘが３、１回の
メモリアクセスに要するサイクル数が４の例では、各バ
ンク＃０〜＃３は３２回アクセスされることから、４×
３２＋Ｔｘ＋β（＝１３１＋β）となる。

【００８６】一方、図１１の方式では、全バンク＃０〜
＃３に同時に書き込みを行うことから、１ページ（＝１
ＫＢ）のクリア処理に要するサイクル数は、図１０の従
来方式に比べて上記Ｔｘ（＝３）サイクルだけ少ない４
×３２＋β（＝１２８＋β）となるが、３％弱の高速化
しかできない。

【００８７】これに対し、図９に示す本実施例方式で
は、高速ページモードを使用して連続してクリア処理を
行っていることから、図１１のタイミングチャートに示
したような「待ち」がなく、メモリサイクルタイムを図
１０及び図１１の方式の１／４（＝１マシンサイクル）
にできるため、１ページ（＝１ＫＢ）のクリア処理に要
するサイクル数は３２＋Ｔｘ＋β（＝３５＋β）とな
り、約４倍高速化できる。なお、図１１の方式と同様
に、全バンク同時にクリア処理を行うならば、即ちバン
ク＃１〜＃３（バンク７１-1〜７１-3）をバンク＃０
（バンク７１-0）と同じタイミングでクリアするなら
ば、１ページ（＝１ＫＢ）のクリア処理に要するサイク
ル数を３２＋βとすることができる。

【００８８】なお、本発明は、１つのメモリを複数のプ
ロセッサが共有するマルチプロセッサシステムにも適用
可能である。但し、各プロセッサが、共有しているメモ
リの領域の写しを持つキャッシュメモリを備えており、
１つのプロセッサがキャッシュメモリの内容と対応する
共有メモリの内容を更新した際には、他の各プロセッサ
はそれを検出（スヌープ）して、共有メモリの内容と自
身が持つキャッシュメモリの内容との間に矛盾が生じな
いように、該当するキャッシュメモリの内容を無効化す
るようなキャッシュ制御方式のシステムでは、１つのプ
ロセッサからのクリア指示に従うメモリ制御装置による
メモリクリアが他のプロセッサからはスヌープできない
ため、共有メモリの内容と自身が持つキャッシュメモリ
の内容との間に矛盾が生じる可能性がある。このため、
本発明を上記のようなマルチプロセッサシステムに適用
する場合には、各プロセッサに、他のプロセッサからメ
モリ制御装置に出されるクリアコマンドと当該コマンド
で指定されるクリア領域を検出し、自身が持つキャッシ
ュメモリのうち当該クリア領域に対応する内容を無効化
する機能を持たせればよい。

【００８９】

【発明の効果】以上詳述したように本発明によれば、Ｃ
ＰＵからのクリア指示を受けてメモリ制御装置側でＣＰ
Ｕから独立にメモリクリアが行えるため、ＣＰＵの負荷
が軽減され、他のプロセスが高速に実行できる。

【００９０】また、メモリ制御装置側でＣＰＵから独立
にメモリクリアを行うことで、ＣＰＵとメモリ制御装置
とが接続されているバスが解放できるため、マルチプロ
セッサ構成時等において他のプロセッサがバスを使用で
きる、

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るメモリ高速クリア
機能を持つ情報処理装置の構成を示すブロック図。

【図２】図１中のメモリ制御装置２０の構成を示すブロ
ック図。

【図３】図１及び図２中のメモリ制御信号出力回路２２
の構成を示すブロック図。

【図４】本発明の第１の実施例の動作を説明するための
フローチャート。

【図５】本発明の第２の実施例に係るメモリ高速クリア
機能を持つ情報処理装置の構成を示すブロック図。

【図６】図５中のバンク７１-0（＃０）〜７１-3（＃
３）の領域とメモリ７０のメモリアドレス（物理アドレ
ス）の関係を示す図。

【図７】本発明の第２の実施例で適用されるメモリアド
レスのフォーマットを示す図。

【図８】図５中のメモリ制御信号出力回路６２の構成を
示すブロック図。

【図９】本発明の第２の実施例におけるクリア処理の様
子を説明するためのタイミングチャート。

【図１０】４ウェイインタリーブ制御のもとで逐次ライ
ト動作でクリア処理を行う従来方式のタイミングチャー
ト。

【図１１】従来方式を少し改良して全バンク同時に書き
込むことでクリア処理を行う場合のタイミングチャー
ト。

【符号の説明】

１０…ＣＰＵ、２０，６０…メモリ制御装置、２１，６
１…制御回路、２２，６２…メモリ制御信号出力回路、
２３，６３…アドレス切替回路、２４，６４…クリアア
ドレス生成回路、２５，６５…データ生成・データ切替
回路、３０，７０…メモリ、３１-0〜３１-3，７２-0〜
７２-3…ＲＡＭ、４０…バス、５１，８１-0〜８１-3…
制御信号ライン、５２，８２-0〜８２-3…アドレスライ
ン、５３，８３-0〜８３-3…データライン、７１-0〜７
１-3…バンク、２２４，６２４…メモリ制御信号生成回
路、ＢＡ0 〜ＢＡ3 …バンクアクセス部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ制御装置を通してＣＰＵからアク
   セス可能なメモリを備えた情報処理装置において、 前記ＣＰＵから前記メモリ制御装置に対して前記メモリ
   内領域のクリア指示が与えられた場合に、指示された前
   記メモリのクリア領域を指すクリアアドレスをスタート
   アドレスからエンドアドレスまで順次生成するクリアア
   ドレス生成手段と、 前記メモリをクリアするクリア処理の期間、前記クリア
   アドレス生成手段により生成されるクリアアドレスを前
   記メモリに切り替え出力するアドレス切替手段と、 前記メモリをクリアするクリア処理の期間、クリアデー
   タを前記メモリに切り替え出力するデータ切替手段と、 前記メモリをクリアするクリア処理の期間、メモリクリ
   アのためのメモリ制御信号を生成・出力するメモリ制御
   信号出力手段とを前記メモリ制御装置に設けたことを特
   徴とする情報処理装置。
2. 【請求項２】 メモリ制御装置を通してＣＰＵからアク
   セス可能な、複数の同サイズのブロックに分割されたメ
   モリを備えた情報処理装置において、 前記ＣＰＵから前記メモリ制御装置に対して前記メモリ
   の全領域のクリア指示が与えられた場合に、前記メモリ
   のブロック内領域を指すクリアアドレスをスタートアド
   レスからエンドアドレスまで順次生成するクリアアドレ
   ス生成手段と、 前記メモリをクリアするクリア処理の期間、前記クリア
   アドレス生成手段により生成されるクリアアドレスを前
   記メモリの各ブロックに切り替え出力するアドレス切替
   手段と、 前記メモリをクリアするクリア処理の期間、クリアデー
   タを前記メモリの各ブロックに切り替え出力するデータ
   切替手段と、 前記メモリをクリアするクリア処理の期間、メモリクリ
   アのためのメモリ制御信号を前記メモリの各ブロック毎
   に生成してそれぞれ対応するブロックに出力するメモリ
   制御信号出力手段とを前記メモリ制御装置に設けたこと
   を特徴とする情報処理装置。
3. 【請求項３】 メモリ制御装置を通してＣＰＵからアク
   セス可能であり、高速モードを持つメモリ素子から構成
   され、メモリインタリーブ制御される複数バンクからな
   るメモリを備えた情報処理装置において、 前記各バンク毎に、 前記ＣＰＵから前記メモリ制御装置に対して前記メモリ
   内領域のクリア指示が与えられた場合に、指示された前
   記メモリのクリア領域を指すクリアアドレスをスタート
   アドレスからエンドアドレスまで順次生成するクリアア
   ドレス生成手段と、 前記メモリをクリアするクリア処理の期間、前記クリア
   アドレス生成手段により生成されるクリアアドレスのバ
   ンク内アドレス部分を対応する前記バンクに替え出力す
   るアドレス切替手段と、 前記メモリをクリアするクリア処理の期間、クリアデー
   タを対応する前記バンクに切り替え出力するデータ切替
   手段と、 前記メモリをクリアするクリア処理の期間、メモリクリ
   アのための前記高速モード用のメモリ制御信号を生成し
   て対応する前記バンクに出力するメモリ制御信号出力手
   段とをそれぞれ前記メモリ制御装置に設けると共に、 前記各アドレス切替手段によるアドレス切り替え出力、
   前記各データ切り替え手段によるデータ切り替え出力及
   び前記各メモリ制御信号出力手段によるメモリ制御信号
   出力を全バンク同時に行わせる制御手段を前記メモリ制
   御装置に設けたことを特徴とする情報処理装置。