JPH09116874A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- JPH09116874A JPH09116874A JP7267105A JP26710595A JPH09116874A JP H09116874 A JPH09116874 A JP H09116874A JP 7267105 A JP7267105 A JP 7267105A JP 26710595 A JP26710595 A JP 26710595A JP H09116874 A JPH09116874 A JP H09116874A
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- write
- read
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
- H04N5/0736—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations using digital storage buffer techniques
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 入力映像信号と表示映像信号の周波数が近い
とき、簡単な回路構成でフィールドメモリに対する書き
込みと読み出しのアドレス追い越しを予測する。 【解決手段】 入力映像クロックジェネレータ８から書
き込みクロック及びライトセレクト信号を出力し、表示
映像クロックジェネレータ９から読み出しクロック及び
リードセレクト信号を出力し、各セレクト信号の信号レ
ベルに応じて第１及び第２のフィールドメモリのいずれ
かを各々書き込みメモり及び読み出しメモりとして選択
すると共に、ライトセレクト信号の反転後所定時間経過
後に、選択された書き込みメモリに書き込み動作を行う
ようにし、第１及び第２のバッファメモリに対する読み
出し動作を開始するとき、１フレームもしくは１フィー
ルド毎に、ライトセレクト信号とリードセレクト信号の
信号レベルの一致を検出して、書き込み及び読み出しの
アドレス追い越しを予測する。
とき、簡単な回路構成でフィールドメモリに対する書き
込みと読み出しのアドレス追い越しを予測する。 【解決手段】 入力映像クロックジェネレータ８から書
き込みクロック及びライトセレクト信号を出力し、表示
映像クロックジェネレータ９から読み出しクロック及び
リードセレクト信号を出力し、各セレクト信号の信号レ
ベルに応じて第１及び第２のフィールドメモリのいずれ
かを各々書き込みメモり及び読み出しメモりとして選択
すると共に、ライトセレクト信号の反転後所定時間経過
後に、選択された書き込みメモリに書き込み動作を行う
ようにし、第１及び第２のバッファメモリに対する読み
出し動作を開始するとき、１フレームもしくは１フィー
ルド毎に、ライトセレクト信号とリードセレクト信号の
信号レベルの一致を検出して、書き込み及び読み出しの
アドレス追い越しを予測する。
Description
【０００１】
【発明の属する技術分野】本発明は、フィールドメモリ
やフレームメモリ等のバッファメモリを用い、入力映像
信号を時間軸変換して同期信号の異なる表示映像信号を
生成する映像信号処理回路に係わり、特に、バッファメ
モリに対する書き込みアドレスと読み出しアドレス間の
アドレス追い越しを監視する回路に関する。
やフレームメモリ等のバッファメモリを用い、入力映像
信号を時間軸変換して同期信号の異なる表示映像信号を
生成する映像信号処理回路に係わり、特に、バッファメ
モリに対する書き込みアドレスと読み出しアドレス間の
アドレス追い越しを監視する回路に関する。
【０００２】
【従来の技術】パーソナルコンピュータ等の映像信号を
通常のテレビジョン受像機に表示する場合や、通常のテ
レビジョン信号をこのテレビジョン信号と同期して動作
していないテレビジョン受像機に表示する場合、入力映
像信号をその同期信号に対応する書き込みクロックに従
って、フィールドメモリやフレームメモリ等のバッファ
メモリに一旦書き込み、表示しようとする映像信号の同
期信号に対応する読み出しクロックに従って書き込まれ
た映像信号を読み出し、表示映像信号とすることが一般
的に行われていた。
通常のテレビジョン受像機に表示する場合や、通常のテ
レビジョン信号をこのテレビジョン信号と同期して動作
していないテレビジョン受像機に表示する場合、入力映
像信号をその同期信号に対応する書き込みクロックに従
って、フィールドメモリやフレームメモリ等のバッファ
メモリに一旦書き込み、表示しようとする映像信号の同
期信号に対応する読み出しクロックに従って書き込まれ
た映像信号を読み出し、表示映像信号とすることが一般
的に行われていた。
【０００３】上述したバッファメモリを用いた際には、
入力映像信号と表示映像信号の同期信号周波数が異なる
ために、書き込みアドレスと読み出しアドレスの間でい
ずれか一方が他方を追い越す事態が必ず発生し、この場
合には、表示映像の１つの画面内で入力映像の２つのフ
ィールドもしくはフレームが切り替わり、画質が著しく
損なわれてしまう。
入力映像信号と表示映像信号の同期信号周波数が異なる
ために、書き込みアドレスと読み出しアドレスの間でい
ずれか一方が他方を追い越す事態が必ず発生し、この場
合には、表示映像の１つの画面内で入力映像の２つのフ
ィールドもしくはフレームが切り替わり、画質が著しく
損なわれてしまう。
【０００４】そこで、従来より、バッファメモリに対す
る書き込みアドレスと読み出しアドレスを監視し、いず
れか一方が他方を追い越すか否かを予測し、予測結果に
応じて書き込みもしくは読み出しを制御して、１画面内
での表示内容の切り替わりを防止するようにしていた。
る書き込みアドレスと読み出しアドレスを監視し、いず
れか一方が他方を追い越すか否かを予測し、予測結果に
応じて書き込みもしくは読み出しを制御して、１画面内
での表示内容の切り替わりを防止するようにしていた。
【０００５】
【発明が解決しようとする課題】通常、フィールドメモ
リやフレームメモリ等のバッファメモリは、アドレスカ
ウンタを内蔵し、入力されるクロックに基づいて書き込
み及び読み出しのアドレスを決定するようにしている。
このため、アドレス追い越しを予測するために、アドレ
スそのものをメモり外部で監視する構成は採用できず、
また、このような構成では、アドレスそのもののビット
数が多いために、回路が大規模にならざるを得ないとい
う問題がある。
リやフレームメモリ等のバッファメモリは、アドレスカ
ウンタを内蔵し、入力されるクロックに基づいて書き込
み及び読み出しのアドレスを決定するようにしている。
このため、アドレス追い越しを予測するために、アドレ
スそのものをメモり外部で監視する構成は採用できず、
また、このような構成では、アドレスそのもののビット
数が多いために、回路が大規模にならざるを得ないとい
う問題がある。
【０００６】
【課題を解決するための手段】本発明は、第１及び第２
のバッファメモリに入力映像信号を交互に書き込み、書
き込まれた映像信号交互に読み出して表示映像信号を得
る映像信号処理回路において、前記第１及び第２のバッ
ファメモリから読み出し動作を開始するとき、書き込み
を行っているバッファメモリと読み出しを行おうとする
バッファメモリが一致するか否かを判定する判定回路を
有し、該判定結果に応じて読み出しと書き込みにおける
アドレス追い越しの発生を予測することを特徴とする。
のバッファメモリに入力映像信号を交互に書き込み、書
き込まれた映像信号交互に読み出して表示映像信号を得
る映像信号処理回路において、前記第１及び第２のバッ
ファメモリから読み出し動作を開始するとき、書き込み
を行っているバッファメモリと読み出しを行おうとする
バッファメモリが一致するか否かを判定する判定回路を
有し、該判定結果に応じて読み出しと書き込みにおける
アドレス追い越しの発生を予測することを特徴とする。
【０００７】また、本発明は、第１及び第２のバッファ
メモリに入力映像信号を交互に書き込み、書き込まれた
映像信号交互に読み出して表示映像信号を得る映像信号
処理回路において、前記第１及び第２のバッファメモリ
に書き込み動作を開始するとき、読み出しを行っている
バッファメモリと書き込みを行おうとするバッファメモ
リが一致するか否かを判定する判定回路を有し、該判定
結果に応じて読み出しと書き込みにおけるアドレス追い
越しの発生を予測することを特徴とする。
メモリに入力映像信号を交互に書き込み、書き込まれた
映像信号交互に読み出して表示映像信号を得る映像信号
処理回路において、前記第１及び第２のバッファメモリ
に書き込み動作を開始するとき、読み出しを行っている
バッファメモリと書き込みを行おうとするバッファメモ
リが一致するか否かを判定する判定回路を有し、該判定
結果に応じて読み出しと書き込みにおけるアドレス追い
越しの発生を予測することを特徴とする。
【０００８】また、本発明は、書き込みクロックに従っ
て入力映像信号を書き込み、読み出しクロックに従って
書き込まれた映像信号を表示映像信号として読み出す第
１及び第２のバッファメモリと、前記書き込みクロック
と、入力映像信号の垂直同期信号に同期して信号レベル
が交互に反転するライトセレクト信号を出力する入力映
像クロックジェネレータと、前記読み出しクロックと、
表示映像信号の垂直同期信号に同期して信号レベルが交
互に反転するリードセレクト信号を出力する表示映像ク
ロックジェネレータとを備え、前記ライトセレクト信号
及びリードセレクト信号の信号レベルに応じて前記第１
及び第２のバッファメモリのいずれかを各々書き込みメ
モり及び読み出しメモりとして選択すると共に、前記ラ
イトセレクト信号の反転後所定時間経過後に、前記選択
された書き込みメモリに書き込み動作を行う映像信号処
理装置において、前記第１及び第２のバッファメモリに
対する読み出し動作を開始するとき、１フレームもしく
は１フィールド毎に、前記ライトセレクト信号と前記リ
ードセレクト信号の信号レベルが一致するか否かを検出
する検出回路を設け、該検出回路の検出結果によって前
記第１及び第２のバッファメモリに対する書き込みアド
レスと読み出しアドレス間の追い越しを予測することを
特徴とする。
て入力映像信号を書き込み、読み出しクロックに従って
書き込まれた映像信号を表示映像信号として読み出す第
１及び第２のバッファメモリと、前記書き込みクロック
と、入力映像信号の垂直同期信号に同期して信号レベル
が交互に反転するライトセレクト信号を出力する入力映
像クロックジェネレータと、前記読み出しクロックと、
表示映像信号の垂直同期信号に同期して信号レベルが交
互に反転するリードセレクト信号を出力する表示映像ク
ロックジェネレータとを備え、前記ライトセレクト信号
及びリードセレクト信号の信号レベルに応じて前記第１
及び第２のバッファメモリのいずれかを各々書き込みメ
モり及び読み出しメモりとして選択すると共に、前記ラ
イトセレクト信号の反転後所定時間経過後に、前記選択
された書き込みメモリに書き込み動作を行う映像信号処
理装置において、前記第１及び第２のバッファメモリに
対する読み出し動作を開始するとき、１フレームもしく
は１フィールド毎に、前記ライトセレクト信号と前記リ
ードセレクト信号の信号レベルが一致するか否かを検出
する検出回路を設け、該検出回路の検出結果によって前
記第１及び第２のバッファメモリに対する書き込みアド
レスと読み出しアドレス間の追い越しを予測することを
特徴とする。
【０００９】また、本発明は、書き込みクロックに従っ
て入力映像信号を書き込み、読み出しクロックに従って
書き込まれた映像信号を表示映像信号として読み出す第
１及び第２のバッファメモリと、前記書き込みクロック
と、入力映像信号の垂直同期信号に同期して信号レベル
が交互に反転するライトセレクト信号を出力する入力映
像クロックジェネレータと、前記読み出しクロックと、
表示映像信号の垂直同期信号に同期して信号レベルが交
互に反転するリードセレクト信号を出力する表示映像ク
ロックジェネレータとを備え、前記ライトセレクト信号
及びリードセレクト信号の信号レベルに応じて前記第１
及び第２のバッファメモリのいずれかを各々書き込みメ
モり及び読み出しメモりとして選択すると共に、前記リ
ードセレクト信号の反転後所定時間経過後に、前記選択
された読み出しメモリに読み出し動作を行う映像信号処
理装置において、前記第１及び第２のバッファメモリに
対する書き込み動作を開始するとき、１フレームもしく
は１フィールド毎に、前記ライトセレクト信号と前記リ
ードセレクト信号の信号レベルが一致するか否かを検出
する検出回路を設け、該検出回路の検出結果によって前
記第１及び第２のバッファメモリに対する書き込みアド
レスと読み出しアドレス間の追い越しを予測することを
特徴とする。
て入力映像信号を書き込み、読み出しクロックに従って
書き込まれた映像信号を表示映像信号として読み出す第
１及び第２のバッファメモリと、前記書き込みクロック
と、入力映像信号の垂直同期信号に同期して信号レベル
が交互に反転するライトセレクト信号を出力する入力映
像クロックジェネレータと、前記読み出しクロックと、
表示映像信号の垂直同期信号に同期して信号レベルが交
互に反転するリードセレクト信号を出力する表示映像ク
ロックジェネレータとを備え、前記ライトセレクト信号
及びリードセレクト信号の信号レベルに応じて前記第１
及び第２のバッファメモリのいずれかを各々書き込みメ
モり及び読み出しメモりとして選択すると共に、前記リ
ードセレクト信号の反転後所定時間経過後に、前記選択
された読み出しメモリに読み出し動作を行う映像信号処
理装置において、前記第１及び第２のバッファメモリに
対する書き込み動作を開始するとき、１フレームもしく
は１フィールド毎に、前記ライトセレクト信号と前記リ
ードセレクト信号の信号レベルが一致するか否かを検出
する検出回路を設け、該検出回路の検出結果によって前
記第１及び第２のバッファメモリに対する書き込みアド
レスと読み出しアドレス間の追い越しを予測することを
特徴とする。
【００１０】
【発明の実施の形態】図２は、本発明の実施形態を示す
ブロック図であり、１及び２は各々１フィールド分の入
力映像信号を記憶する第１及び第２のフィールドメモリ
（Ｍ１，Ｍ２）であり、各々、書き込みアドレスを指定
するためのライトアドレスカウンタＷＣＴＲ３，４と、
読み出しアドレスを指定するためのリードアドレスカウ
ンタＲＣＴＲ５，６を備え、書き込み及び読み出しの制
御は、タイミング制御回路７からの各種信号により行わ
れる。
ブロック図であり、１及び２は各々１フィールド分の入
力映像信号を記憶する第１及び第２のフィールドメモリ
（Ｍ１，Ｍ２）であり、各々、書き込みアドレスを指定
するためのライトアドレスカウンタＷＣＴＲ３，４と、
読み出しアドレスを指定するためのリードアドレスカウ
ンタＲＣＴＲ５，６を備え、書き込み及び読み出しの制
御は、タイミング制御回路７からの各種信号により行わ
れる。
【００１１】タイミング制御回路７は、書き込みを制御
するためのクロックを発生する入力映像クロックジェネ
レータ８と、読み出しを制御するためのクロックを発生
する表示映像クロックジェネレータ９と、書き込みアド
レスと読み出しアドレス間のアドレス追い越しを監視す
るアドレス監視回路１０を有する。入力映像クロックジ
ェネレータ８は、入力映像信号の水平同期信号及び垂直
同期信号である入力Ｈ及び入力Ｖを入力し、ライトクロ
ック信号ＷＣＬＫ，ライトリセット信号ＷＲＳＴ，ライ
トセレクト信号ＷＥ，ライトイネーブル信号ＷＥ１及び
ＷＥ２を出力する。
するためのクロックを発生する入力映像クロックジェネ
レータ８と、読み出しを制御するためのクロックを発生
する表示映像クロックジェネレータ９と、書き込みアド
レスと読み出しアドレス間のアドレス追い越しを監視す
るアドレス監視回路１０を有する。入力映像クロックジ
ェネレータ８は、入力映像信号の水平同期信号及び垂直
同期信号である入力Ｈ及び入力Ｖを入力し、ライトクロ
ック信号ＷＣＬＫ，ライトリセット信号ＷＲＳＴ，ライ
トセレクト信号ＷＥ，ライトイネーブル信号ＷＥ１及び
ＷＥ２を出力する。
【００１２】ライトクロック信号ＷＣＬＫは、入力Ｈに
同期して、デジタルデータである入力映像信号のビット
レートに対応しており、また、ライトセレクト信号ＷＥ
は、図３イに示すように入力Ｖに同期して入力Ｖの１周
期毎に信号レベルが反転する。このライトセレクト信号
ＷＥは、そのままＡＮＤゲート８１に入力されると共
に、インバータ８２により反転されてＡＮＤゲート８３
に入力される。
同期して、デジタルデータである入力映像信号のビット
レートに対応しており、また、ライトセレクト信号ＷＥ
は、図３イに示すように入力Ｖに同期して入力Ｖの１周
期毎に信号レベルが反転する。このライトセレクト信号
ＷＥは、そのままＡＮＤゲート８１に入力されると共
に、インバータ８２により反転されてＡＮＤゲート８３
に入力される。
【００１３】入力映像クロックジェネレータ８は、内部
に第１クロック発生器８４を有し、この発生器が入力映
像信号の有効表示期間を示す信号ＤＩＳＰ１を出力す
る。この信号ＤＩＳＰ１は、図３エに示すように、ライ
トセレクト信号ＷＥの反転後所定期間ｔの経過後に立ち
上がる信号であって、この信号がＡＮＤゲート８１，８
３に入力される。従って、ＡＮＤゲート８１，８３から
は、図３オ，カに示すように、信号ＤＩＳＰ１と同一期
間、ライトセレクト信号ＷＥの信号レベルに応じて交互
にＨレベルを出力するライトイネーブル信号ＷＥ１，Ｗ
Ｅ２が出力される。また、ライトリセット信号ＷＲＳＴ
も、ＤＩＳＰ１の立ち上がりに同期して図３ウに示すよ
うに出力され、このため、信号ＷＥ１，ＷＥ２，ＷＲＳ
Ｔは、いずれもライトセレクト信号ＷＥの反転後、所定
期間ｔだけ経過して出力される。入力映像信号の水平同
期信号周期を１Ｈとしたとき、ｔとしては例えば２０Ｈ
程度が選ばれる。
に第１クロック発生器８４を有し、この発生器が入力映
像信号の有効表示期間を示す信号ＤＩＳＰ１を出力す
る。この信号ＤＩＳＰ１は、図３エに示すように、ライ
トセレクト信号ＷＥの反転後所定期間ｔの経過後に立ち
上がる信号であって、この信号がＡＮＤゲート８１，８
３に入力される。従って、ＡＮＤゲート８１，８３から
は、図３オ，カに示すように、信号ＤＩＳＰ１と同一期
間、ライトセレクト信号ＷＥの信号レベルに応じて交互
にＨレベルを出力するライトイネーブル信号ＷＥ１，Ｗ
Ｅ２が出力される。また、ライトリセット信号ＷＲＳＴ
も、ＤＩＳＰ１の立ち上がりに同期して図３ウに示すよ
うに出力され、このため、信号ＷＥ１，ＷＥ２，ＷＲＳ
Ｔは、いずれもライトセレクト信号ＷＥの反転後、所定
期間ｔだけ経過して出力される。入力映像信号の水平同
期信号周期を１Ｈとしたとき、ｔとしては例えば２０Ｈ
程度が選ばれる。
【００１４】フィールドメモリ１，２内のライトアドレ
スカウンタ３，４は、ライトリセット信号ＷＲＳＴによ
ってリセットされ、信号ＷＥ１，ＷＥ２がＨレベルの期
間ライトクロックＷＣＬＫをカウントすることにより書
き込みアドレスをインクリメントするものであり、従っ
て、フィールドメモリ１，２には、入力映像信号が下位
アドレスから上位アドレスに向かって順に書き込まれ、
また、ライトイネーブル信号ＷＥ１，ＷＥ２によってフ
ィールド単位に交互に入力映像信号が書き込まれる。
スカウンタ３，４は、ライトリセット信号ＷＲＳＴによ
ってリセットされ、信号ＷＥ１，ＷＥ２がＨレベルの期
間ライトクロックＷＣＬＫをカウントすることにより書
き込みアドレスをインクリメントするものであり、従っ
て、フィールドメモリ１，２には、入力映像信号が下位
アドレスから上位アドレスに向かって順に書き込まれ、
また、ライトイネーブル信号ＷＥ１，ＷＥ２によってフ
ィールド単位に交互に入力映像信号が書き込まれる。
【００１５】一方、表示映像クロックジェネレータ９
は、表示映像信号の水平同期信号及び垂直同期信号であ
る表示Ｈ及び表示Ｖを生成して出力し、更に、リードク
ロック信号ＲＣＬＫ，リードリセット信号ＲＲＳＴ，リ
ードセレクト信号ＲＥ，リードイネーブル信号ＲＥ１及
びＲＥ２を出力する。リードクロック信号ＲＣＬＫは、
表示Ｈに同期するように、表示映像信号のビットレート
に対応して発生され、また、リードセレクト信号ＲＥ
は、図３クに示すように表示Ｖに同期して表示Ｖの１周
期毎に信号レベルが反転するよう出力される。このリー
ドセレクト信号ＲＥは、アドレス監視回路１０からの出
力信号ＭＯＮを入力するエクスクルーシブＯＲ（ＥＸ−
ＯＲ）ゲート９５を介してそのままＡＮＤゲート９１に
入力されると共に、インバータ９２により反転されてＡ
ＮＤゲート９３に入力される。
は、表示映像信号の水平同期信号及び垂直同期信号であ
る表示Ｈ及び表示Ｖを生成して出力し、更に、リードク
ロック信号ＲＣＬＫ，リードリセット信号ＲＲＳＴ，リ
ードセレクト信号ＲＥ，リードイネーブル信号ＲＥ１及
びＲＥ２を出力する。リードクロック信号ＲＣＬＫは、
表示Ｈに同期するように、表示映像信号のビットレート
に対応して発生され、また、リードセレクト信号ＲＥ
は、図３クに示すように表示Ｖに同期して表示Ｖの１周
期毎に信号レベルが反転するよう出力される。このリー
ドセレクト信号ＲＥは、アドレス監視回路１０からの出
力信号ＭＯＮを入力するエクスクルーシブＯＲ（ＥＸ−
ＯＲ）ゲート９５を介してそのままＡＮＤゲート９１に
入力されると共に、インバータ９２により反転されてＡ
ＮＤゲート９３に入力される。
【００１６】入力映像クロックジェネレータ９は、内部
に第２クロック発生器９４を有し、この発生器が表示映
像信号の有効表示期間を示す信号ＤＩＳＰ２を出力す
る。この信号ＤＩＳＰ２は、図３コに示すように、リー
ドセレクト信号ＲＥの反転後所定期間ｔの経過後に立ち
上がる信号であって、この信号がＡＮＤゲート９１，９
３に入力される。従って、信号ＭＯＮがＬレベルである
ときは、信号ＲＥがＥＸ−ＯＲゲート９５をそのまま通
過して信号ＭＲＥとなり、ＡＮＤゲート９１，９３から
は、図３サ，シに示すように、信号ＤＩＳＰ２と同一期
間、リードセレクト信号ＲＥの信号レベルに応じて交互
にＨレベルを出力するリードイネーブル信号ＲＥ１，Ｒ
Ｅ２が出力される。また、リードリセット信号ＲＲＳＴ
も、ＤＩＳＰ２の立ち上がりに同期して図３ケに示すよ
うに出力され、このため、信号ＲＥ１，ＲＥ２，ＲＲＳ
Ｔは、いずれもリードセレクト信号ＲＥの反転後、所定
期間ｔだけ経過して出力される。
に第２クロック発生器９４を有し、この発生器が表示映
像信号の有効表示期間を示す信号ＤＩＳＰ２を出力す
る。この信号ＤＩＳＰ２は、図３コに示すように、リー
ドセレクト信号ＲＥの反転後所定期間ｔの経過後に立ち
上がる信号であって、この信号がＡＮＤゲート９１，９
３に入力される。従って、信号ＭＯＮがＬレベルである
ときは、信号ＲＥがＥＸ−ＯＲゲート９５をそのまま通
過して信号ＭＲＥとなり、ＡＮＤゲート９１，９３から
は、図３サ，シに示すように、信号ＤＩＳＰ２と同一期
間、リードセレクト信号ＲＥの信号レベルに応じて交互
にＨレベルを出力するリードイネーブル信号ＲＥ１，Ｒ
Ｅ２が出力される。また、リードリセット信号ＲＲＳＴ
も、ＤＩＳＰ２の立ち上がりに同期して図３ケに示すよ
うに出力され、このため、信号ＲＥ１，ＲＥ２，ＲＲＳ
Ｔは、いずれもリードセレクト信号ＲＥの反転後、所定
期間ｔだけ経過して出力される。
【００１７】フィールドメモリ１，２内のリードアドレ
スカウンタ５，６は、リードリセット信号ＲＲＳＴによ
ってリセットされ、信号ＲＥ１，ＲＥ２がＨレベルの期
間ライトクロックＲＣＬＫをカウントすることにより読
み出しアドレスをインクリメントするものであり、従っ
て、フィールドメモリ１，２からは、下位アドレスから
上位アドレスに向かって順に読み出しが行われ、また、
リードイネーブル信号ＲＥ１，ＲＥ２によってフィール
ド単位に交互に読み出しが行われる。
スカウンタ５，６は、リードリセット信号ＲＲＳＴによ
ってリセットされ、信号ＲＥ１，ＲＥ２がＨレベルの期
間ライトクロックＲＣＬＫをカウントすることにより読
み出しアドレスをインクリメントするものであり、従っ
て、フィールドメモリ１，２からは、下位アドレスから
上位アドレスに向かって順に読み出しが行われ、また、
リードイネーブル信号ＲＥ１，ＲＥ２によってフィール
ド単位に交互に読み出しが行われる。
【００１８】ところで、アドレス監視回路１０が２つの
フィールドメモリ１，２のいずれかのメモリ上において
アドレスの追い越しが発生すると予測した場合には、信
号ＭＯＮがＨレベルになる。そして、この信号ＭＯＮが
Ｈレベルになると、ＥＸ−ＯＲゲート９５は信号ＲＥを
反転するので、信号ＲＥ１とＲＥ２の信号レベルが逆転
し、これによって、２つのフィールドメモリ１，２のう
ち、読み出しを行ったフィールドメモリが連続して再度
読み出される。つまり、読み出しメモリが変更されるこ
とによって、同一フィールドメモリ上でのアドレス追い
越しが回避され、画質の劣化が防止される。
フィールドメモリ１，２のいずれかのメモリ上において
アドレスの追い越しが発生すると予測した場合には、信
号ＭＯＮがＨレベルになる。そして、この信号ＭＯＮが
Ｈレベルになると、ＥＸ−ＯＲゲート９５は信号ＲＥを
反転するので、信号ＲＥ１とＲＥ２の信号レベルが逆転
し、これによって、２つのフィールドメモリ１，２のう
ち、読み出しを行ったフィールドメモリが連続して再度
読み出される。つまり、読み出しメモリが変更されるこ
とによって、同一フィールドメモリ上でのアドレス追い
越しが回避され、画質の劣化が防止される。
【００１９】次に、アドレス監視回路１０の具体回路に
ついて、図１を参照しながら説明する。図１に示すよう
に、アドレス監視回路１０は極めて簡単な構成であっ
て、リードセレクト信号ＲＥとリードリセット信号ＲＲ
ＳＴを入力するＡＮＤゲート１０１と、このＡＮＤゲー
ト１０１の出力ＦＲＳＴをクロック端子に入力し、ライ
トイネーブル信号ＷＥをデータ端子に入力するＤフリッ
プフロップ１０２よりなる１ビットレジスタで構成され
ている。ＡＮＤゲート１０１は、図３スに示すように、
信号ＲＥが必ずＨレベルとなるフィールドのリードリセ
ット信号ＲＲＳＴを抽出するためのゲートであり、この
ゲート出力ＦＲＳＴで信号ＷＥをレジスタ１０２に取り
込むことによって信号ＷＥとＲＥの一致を検出してお
り、信号ＭＯＮとして一致しているときＨレベルを出力
し、不一致のときＬレベルを出力する。
ついて、図１を参照しながら説明する。図１に示すよう
に、アドレス監視回路１０は極めて簡単な構成であっ
て、リードセレクト信号ＲＥとリードリセット信号ＲＲ
ＳＴを入力するＡＮＤゲート１０１と、このＡＮＤゲー
ト１０１の出力ＦＲＳＴをクロック端子に入力し、ライ
トイネーブル信号ＷＥをデータ端子に入力するＤフリッ
プフロップ１０２よりなる１ビットレジスタで構成され
ている。ＡＮＤゲート１０１は、図３スに示すように、
信号ＲＥが必ずＨレベルとなるフィールドのリードリセ
ット信号ＲＲＳＴを抽出するためのゲートであり、この
ゲート出力ＦＲＳＴで信号ＷＥをレジスタ１０２に取り
込むことによって信号ＷＥとＲＥの一致を検出してお
り、信号ＭＯＮとして一致しているときＨレベルを出力
し、不一致のときＬレベルを出力する。
【００２０】そこで、図３に示すように、入力Ｖと表示
Ｖの周波数が近く、且つ、信号ＷＥとＲＥの位相差が比
較的少ないときは、信号ＷＥとＲＥの周波数の差及び位
相差も少なくなる。フィールドメモリ１，２の選択は、
信号ＷＥとＲＥに基づいて行われているので、位相差が
少ないということは、書き込みと読み出しがほとんど同
一のフィールドメモリに対して行われることを意味し、
このために同一フィールドメモリ上で書き込みアドレス
と読み出しアドレスの一方が他方を追い越す可能性があ
る。この場合、アドレス監視回路１０では、図３スに示
すゲート出力ＦＲＳＴの立ち上がりでＨレベルのＷＥが
レジスタ１０２に取り込まれるので、信号ＭＯＮがＨレ
ベルとなり、アドレス追い越しが発生することを予測す
る。このため、信号ＲＥが反転され、図３ソに示すよう
にＥＸ−ＯＲゲートの出力信号ＭＲＥが反転する。これ
によりアドレス追い越しが回避される。
Ｖの周波数が近く、且つ、信号ＷＥとＲＥの位相差が比
較的少ないときは、信号ＷＥとＲＥの周波数の差及び位
相差も少なくなる。フィールドメモリ１，２の選択は、
信号ＷＥとＲＥに基づいて行われているので、位相差が
少ないということは、書き込みと読み出しがほとんど同
一のフィールドメモリに対して行われることを意味し、
このために同一フィールドメモリ上で書き込みアドレス
と読み出しアドレスの一方が他方を追い越す可能性があ
る。この場合、アドレス監視回路１０では、図３スに示
すゲート出力ＦＲＳＴの立ち上がりでＨレベルのＷＥが
レジスタ１０２に取り込まれるので、信号ＭＯＮがＨレ
ベルとなり、アドレス追い越しが発生することを予測す
る。このため、信号ＲＥが反転され、図３ソに示すよう
にＥＸ−ＯＲゲートの出力信号ＭＲＥが反転する。これ
によりアドレス追い越しが回避される。
【００２１】一方、入力Ｖと表示Ｖの周波数が近くて
も、図４に示すように、信号ＷＥとＲＥの位相差が大き
い場合は、信号ＷＥとＲＥの位相差も大きくなるので、
書き込みと読み出しが異なるフィールドメモリに対して
行われることとなり、従って、同一フィールドメモリ上
で書き込みアドレスと読み出しアドレスの一方が他方を
追い越すことはない。この場合、アドレス監視回路１０
では、ゲート出力ＦＲＳＴの立ち上がりでＬレベルのＷ
Ｅがレジスタ１０２に取り込まれるので、信号ＭＯＮが
Ｌレベルとなり、アドレス追い越しは発生しないと予測
する。よって、信号ＲＥによる読み出しメモリの変更は
起こらない。
も、図４に示すように、信号ＷＥとＲＥの位相差が大き
い場合は、信号ＷＥとＲＥの位相差も大きくなるので、
書き込みと読み出しが異なるフィールドメモリに対して
行われることとなり、従って、同一フィールドメモリ上
で書き込みアドレスと読み出しアドレスの一方が他方を
追い越すことはない。この場合、アドレス監視回路１０
では、ゲート出力ＦＲＳＴの立ち上がりでＬレベルのＷ
Ｅがレジスタ１０２に取り込まれるので、信号ＭＯＮが
Ｌレベルとなり、アドレス追い越しは発生しないと予測
する。よって、信号ＲＥによる読み出しメモリの変更は
起こらない。
【００２２】ところで、図３における状態から位相差が
徐々に広がり、図５に示すような状態になったとする。
この状態では、アドレス監視回路１０において、ゲート
出力ＦＲＳＴが立ち上がったとき、Ｄフリップフロップ
１０２は信号ＷＥとしてＬレベルに落ちる直前のＨレベ
ルを取り込むこととなる。このため、信号ＭＯＮがＨレ
ベルになり、これに応じて信号ＲＥが反転されて、信号
ＭＲＥは信号ＷＥと同様Ｌレベルになってしまい、書き
込みと読み出しは同一のフィールドメモリ２に対して行
われることとなる。
徐々に広がり、図５に示すような状態になったとする。
この状態では、アドレス監視回路１０において、ゲート
出力ＦＲＳＴが立ち上がったとき、Ｄフリップフロップ
１０２は信号ＷＥとしてＬレベルに落ちる直前のＨレベ
ルを取り込むこととなる。このため、信号ＭＯＮがＨレ
ベルになり、これに応じて信号ＲＥが反転されて、信号
ＭＲＥは信号ＷＥと同様Ｌレベルになってしまい、書き
込みと読み出しは同一のフィールドメモリ２に対して行
われることとなる。
【００２３】しかしながら、フィールドメモリ２に対し
実際に読み出しが開始されるのは、信号ＲＲＳＴ及びＲ
Ｅ２がＨレベルに立ち上がるときであり、このタイミン
グは信号ＷＥがＬレベルに反転する前である。これに対
し、フィールドメモリ２に対する書き込みは、信号ＷＥ
２及びＷＲＳＴが立ち上がるとき、即ち、信号ＷＥが反
転後所定期間ｔだけ経過した後に開始されるので、読み
出しと書き込みには、少なくともｔの時間差が生じる。
実際に読み出しが開始されるのは、信号ＲＲＳＴ及びＲ
Ｅ２がＨレベルに立ち上がるときであり、このタイミン
グは信号ＷＥがＬレベルに反転する前である。これに対
し、フィールドメモリ２に対する書き込みは、信号ＷＥ
２及びＷＲＳＴが立ち上がるとき、即ち、信号ＷＥが反
転後所定期間ｔだけ経過した後に開始されるので、読み
出しと書き込みには、少なくともｔの時間差が生じる。
【００２４】ここでは、入力Ｖと表示Ｖの周波数が近い
場合を考えているので、１フレーム以内に両信号の周期
の差がｔ以上縮まることはなく、従って、少なくともｔ
の時間差があれば、同一フィールドメモリであっても書
き込みと読み出しでアドレスの追い越しは発生しない。
よって、この場合、信号ＭＯＮがＨレベルになっても問
題はない。
場合を考えているので、１フレーム以内に両信号の周期
の差がｔ以上縮まることはなく、従って、少なくともｔ
の時間差があれば、同一フィールドメモリであっても書
き込みと読み出しでアドレスの追い越しは発生しない。
よって、この場合、信号ＭＯＮがＨレベルになっても問
題はない。
【００２５】次に、図４の状態から位相差が徐々に狭く
なり、図６に示すような状態になったとする。この状態
では、アドレス監視回路１０において、ゲート出力ＦＲ
ＳＴが立ち上がったとき、Ｄフリップフロップ１０２
は、信号ＷＥとしてＨレベルに立ち上がる直前のＬレベ
ルを取り込むこととなる。このため、信号ＭＯＮがＬレ
ベルとなり、信号ＲＥは反転せず信号ＭＲＥは信号ＷＥ
と同様Ｈレベルになってしまい、書き込みと読み出しは
同一のフィールドメモリ１に対して行われることとな
る。
なり、図６に示すような状態になったとする。この状態
では、アドレス監視回路１０において、ゲート出力ＦＲ
ＳＴが立ち上がったとき、Ｄフリップフロップ１０２
は、信号ＷＥとしてＨレベルに立ち上がる直前のＬレベ
ルを取り込むこととなる。このため、信号ＭＯＮがＬレ
ベルとなり、信号ＲＥは反転せず信号ＭＲＥは信号ＷＥ
と同様Ｈレベルになってしまい、書き込みと読み出しは
同一のフィールドメモリ１に対して行われることとな
る。
【００２６】しかしながら、フィールドメモリ１に対し
実際に読み出しが開始されるのは、信号ＲＲＳＴ及びＲ
Ｅ１がＨレベルに立ち上がるときであり、このタイミン
グは信号ＷＥがＨレベルに反転する前である。これに対
し、フィールドメモリ１に対する書き込みは、信号ＷＥ
１及びＷＲＳＴが立ち上がるとき、即ち、信号ＷＥが反
転後所定期間ｔだけ経過した後に開始されるので、読み
出しと書き込みには、少なくともｔの時間差が生じる。
そして、入力Ｖと表示Ｖの周波数が近ければ、１フレー
ム以内に両信号の周期の差がｔ以上縮まることはないの
で、同一フィールドメモリであっても書き込みと読み出
しでアドレスの追い越しは発生しない。よって、この場
合も信号ＭＯＮがＬレベルになっても問題はない。
実際に読み出しが開始されるのは、信号ＲＲＳＴ及びＲ
Ｅ１がＨレベルに立ち上がるときであり、このタイミン
グは信号ＷＥがＨレベルに反転する前である。これに対
し、フィールドメモリ１に対する書き込みは、信号ＷＥ
１及びＷＲＳＴが立ち上がるとき、即ち、信号ＷＥが反
転後所定期間ｔだけ経過した後に開始されるので、読み
出しと書き込みには、少なくともｔの時間差が生じる。
そして、入力Ｖと表示Ｖの周波数が近ければ、１フレー
ム以内に両信号の周期の差がｔ以上縮まることはないの
で、同一フィールドメモリであっても書き込みと読み出
しでアドレスの追い越しは発生しない。よって、この場
合も信号ＭＯＮがＬレベルになっても問題はない。
【００２７】ところで、上述においては、１フレーム毎
にアドレスの追い越しを予測するようにしたが、１フィ
ールド毎に行うようにしても良い。例えば、図７に示す
ように、信号ＲＥとＷＥを入力するＥＸ−ＮＯＲゲート
１０３と、このＮＯＲゲート出力をデータ端子Ｄに入力
し、クロック端子ＣＬに信号ＲＲＳＴを入力するＤフリ
ップフロップ１０４で、アドレス監視回路１０を構成す
ればよい。
にアドレスの追い越しを予測するようにしたが、１フィ
ールド毎に行うようにしても良い。例えば、図７に示す
ように、信号ＲＥとＷＥを入力するＥＸ−ＮＯＲゲート
１０３と、このＮＯＲゲート出力をデータ端子Ｄに入力
し、クロック端子ＣＬに信号ＲＲＳＴを入力するＤフリ
ップフロップ１０４で、アドレス監視回路１０を構成す
ればよい。
【００２８】また、以上説明した実施形態では、信号Ｒ
ＲＳＴに基づき読み出し動作の開始時点でアドレス追い
越しを予測するようにしたが、図１及び図７において、
信号ＲＲＳＴ，ＲＥ，ＷＥの代わりに、各々、信号ＷＲ
ＳＴ，ＷＥ，ＲＥを用いることにより、同一構成で書き
込み動作の開始時点でアドレス追い越しを予測すること
もできる。この場合、図２に示した信号ＭＯＮを入力す
るＥＸ−ＯＲゲート９５を取り除き、信号ＭＲＥの代わ
りに信号ＲＥを用いると共に、このＥＸ−ＯＲゲートを
書き込み側に設けて信号ＭＯＮとＷＥを入力し、その出
力及びその反転出力をＡＮＤゲート８１，８３に入力す
る。このようにすれば、アドレス追い越しが予測された
ときに、同一フィールドメモリに対して読み出しを連続
して行う代わりに、同一メモリに対して書き込みを連続
して行うことができ、この構成によっても、アドレスの
追い越しを回避することができる。
ＲＳＴに基づき読み出し動作の開始時点でアドレス追い
越しを予測するようにしたが、図１及び図７において、
信号ＲＲＳＴ，ＲＥ，ＷＥの代わりに、各々、信号ＷＲ
ＳＴ，ＷＥ，ＲＥを用いることにより、同一構成で書き
込み動作の開始時点でアドレス追い越しを予測すること
もできる。この場合、図２に示した信号ＭＯＮを入力す
るＥＸ−ＯＲゲート９５を取り除き、信号ＭＲＥの代わ
りに信号ＲＥを用いると共に、このＥＸ−ＯＲゲートを
書き込み側に設けて信号ＭＯＮとＷＥを入力し、その出
力及びその反転出力をＡＮＤゲート８１，８３に入力す
る。このようにすれば、アドレス追い越しが予測された
ときに、同一フィールドメモリに対して読み出しを連続
して行う代わりに、同一メモリに対して書き込みを連続
して行うことができ、この構成によっても、アドレスの
追い越しを回避することができる。
【００２９】尚、本発明は、フィールドメモリだけでは
なくフレームメモリを用いるシステムにも当然適用可能
である。
なくフレームメモリを用いるシステムにも当然適用可能
である。
【００３０】
【発明の効果】本発明によれば、入力映像信号と表示映
像信号の周波数が近いときは、極めて簡単な回路構成に
よって、バッファメモリに対する書き込みと読み出しの
アドレス追い越しを予測でき、特に、入力クロックに従
って内部で書き込み及び読み出しのアドレスを決定する
バッファメモリを採用する場合には最適となる。
像信号の周波数が近いときは、極めて簡単な回路構成に
よって、バッファメモリに対する書き込みと読み出しの
アドレス追い越しを予測でき、特に、入力クロックに従
って内部で書き込み及び読み出しのアドレスを決定する
バッファメモリを採用する場合には最適となる。
【図１】アドレス監視回路を示す回路図である。
【図２】映像信号処理回路を示すブロック図である。
【図３】アドレス追い越しが発生することを予測した場
合のタイミングチャートである。
合のタイミングチャートである。
【図４】アドレス追い越しが発生しないことを予測した
場合のタイミングチャートである。
場合のタイミングチャートである。
【図５】アドレス追い越しが発生することを予測した場
合の他のタイミングチャートである。
合の他のタイミングチャートである。
【図６】アドレス追い越しが発生しないことを予測した
場合の他のタイミングチャートである。
場合の他のタイミングチャートである。
【図７】アドレス監視回路の他の例を示す回路図であ
る。
る。
１，２ フィールドメモリ ３，４ ライトアドレスカウンタ ５，６ リードアドレスカウンタ ７ タイミング制御回路 ８ 入力映像クロックジェネレータ ９ 表示映像クロックジェネレータ １０ アドレス監視回路 ８１，８３，９１，９２，１０１ ＡＮＤゲート ９５，１０３ ＥＸ−ＯＲゲート １０２，１０４ Ｄフリップフロップ
Claims (4)
- 【請求項１】 第１及び第２のバッファメモリに入力映
像信号を交互に書き込み、書き込まれた映像信号を交互
に読み出して表示映像信号を得る映像信号処理回路にお
いて、前記第１及び第２のバッファメモリから読み出し
動作を開始するとき、書き込みを行っているバッファメ
モリと読み出しを行おうとするバッファメモリが一致す
るか否かを判定する判定回路を有し、該判定結果に応じ
て読み出しと書き込みにおけるアドレス追い越しの発生
を予測することを特徴とする映像信号処理回路。 - 【請求項２】 第１及び第２のバッファメモリに入力映
像信号を交互に書き込み、書き込まれた映像信号を交互
に読み出して表示映像信号を得る映像信号処理回路にお
いて、前記第１及び第２のバッファメモリに書き込み動
作を開始するとき、読み出しを行っているバッファメモ
リと書き込みを行おうとするバッファメモリが一致する
か否かを判定する判定回路を有し、該判定結果に応じて
読み出しと書き込みにおけるアドレス追い越しの発生を
予測することを特徴とする映像信号処理回路。 - 【請求項３】 書き込みクロックに従って入力映像信号
を書き込み、読み出しクロックに従って書き込まれた映
像信号を表示映像信号として読み出す第１及び第２のバ
ッファメモリと、前記書き込みクロックと、入力映像信
号の垂直同期信号に同期して信号レベルが交互に反転す
るライトセレクト信号を出力する入力映像クロックジェ
ネレータと、前記読み出しクロックと、表示映像信号の
垂直同期信号に同期して信号レベルが交互に反転するリ
ードセレクト信号を出力する表示映像クロックジェネレ
ータとを備え、前記ライトセレクト信号及びリードセレ
クト信号の信号レベルに応じて前記第１及び第２のバッ
ファメモリのいずれかを各々書き込みメモり及び読み出
しメモりとして選択すると共に、前記ライトセレクト信
号の反転後所定時間経過後に、前記選択された書き込み
メモリに書き込み動作を行う映像信号処理装置におい
て、前記第１及び第２のバッファメモリに対する読み出
し動作を開始するとき、１フレームもしくは１フィール
ド毎に、前記ライトセレクト信号と前記リードセレクト
信号の信号レベルが一致するか否かを検出する検出回路
を設け、該検出回路の検出結果によって前記第１及び第
２のバッファメモリに対する書き込みアドレスと読み出
しアドレス間の追い越しを予測することを特徴とする映
像信号処理回路。 - 【請求項４】 書き込みクロックに従って入力映像信号
を書き込み、読み出しクロックに従って書き込まれた映
像信号を表示映像信号として読み出す第１及び第２のバ
ッファメモリと、前記書き込みクロックと、入力映像信
号の垂直同期信号に同期して信号レベルが交互に反転す
るライトセレクト信号を出力する入力映像クロックジェ
ネレータと、前記読み出しクロックと、表示映像信号の
垂直同期信号に同期して信号レベルが交互に反転するリ
ードセレクト信号を出力する表示映像クロックジェネレ
ータとを備え、前記ライトセレクト信号及びリードセレ
クト信号の信号レベルに応じて前記第１及び第２のバッ
ファメモリのいずれかを各々書き込みメモり及び読み出
しメモりとして選択すると共に、前記リードセレクト信
号の反転後所定時間経過後に、前記選択された読み出し
メモリに読み出し動作を行う映像信号処理装置におい
て、前記第１及び第２のバッファメモリに対する書き込
み動作を開始するとき、１フレームもしくは１フィール
ド毎に、前記ライトセレクト信号と前記リードセレクト
信号の信号レベルが一致するか否かを検出する検出回路
を設け、該検出回路の検出結果によって前記第１及び第
２のバッファメモリに対する書き込みアドレスと読み出
しアドレス間の追い越しを予測することを特徴とする映
像信号処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26710595A JP3276822B2 (ja) | 1995-10-16 | 1995-10-16 | 映像信号処理回路 |
| US08/732,844 US5801718A (en) | 1995-10-16 | 1996-10-15 | Video signal processing circuit for monitoring address passing between write addresses and read addresses in a buffer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26710595A JP3276822B2 (ja) | 1995-10-16 | 1995-10-16 | 映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116874A true JPH09116874A (ja) | 1997-05-02 |
| JP3276822B2 JP3276822B2 (ja) | 2002-04-22 |
Family
ID=17440140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26710595A Expired - Fee Related JP3276822B2 (ja) | 1995-10-16 | 1995-10-16 | 映像信号処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5801718A (ja) |
| JP (1) | JP3276822B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004163919A (ja) * | 2002-10-21 | 2004-06-10 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
| KR100805610B1 (ko) * | 2006-08-30 | 2008-02-20 | 삼성에스디아이 주식회사 | 유기 전계발광 표시장치 및 그 구동방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06276520A (ja) * | 1993-03-22 | 1994-09-30 | Sony Corp | 画像処理装置 |
| US7038689B2 (en) * | 2002-02-19 | 2006-05-02 | Intel Corporation | Sparse refresh double-buffering |
| CN100397458C (zh) * | 2002-10-21 | 2008-06-25 | 株式会社半导体能源研究所 | 显示器件及其驱动方法 |
| JP2006174363A (ja) * | 2004-12-20 | 2006-06-29 | Nec Electronics Corp | フレームシンクロナイザ、光ディスク装置、情報記録／再生装置及び信号同期方法。 |
| JP7107154B2 (ja) | 2018-10-17 | 2022-07-27 | いすゞ自動車株式会社 | キャブバックカバー |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945548A (en) * | 1988-04-28 | 1990-07-31 | Digital Equipment Corporation | Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer |
| JP3316592B2 (ja) * | 1991-06-17 | 2002-08-19 | サン・マイクロシステムズ・インコーポレーテッド | 二重バッファ・出力ディスプレー・システム、および、第１のフレーム・バッファおよび第２のフレーム・バッファ相互間の切り換えを行う方法 |
-
1995
- 1995-10-16 JP JP26710595A patent/JP3276822B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-15 US US08/732,844 patent/US5801718A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004163919A (ja) * | 2002-10-21 | 2004-06-10 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
| KR100805610B1 (ko) * | 2006-08-30 | 2008-02-20 | 삼성에스디아이 주식회사 | 유기 전계발광 표시장치 및 그 구동방법 |
| US8134550B2 (en) | 2006-08-30 | 2012-03-13 | Samsung Mobile Display Co., Ltd. | Display device, driving method thereof and display driver therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3276822B2 (ja) | 2002-04-22 |
| US5801718A (en) | 1998-09-01 |
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