JPH08146933A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH08146933A JPH08146933A JP6308449A JP30844994A JPH08146933A JP H08146933 A JPH08146933 A JP H08146933A JP 6308449 A JP6308449 A JP 6308449A JP 30844994 A JP30844994 A JP 30844994A JP H08146933 A JPH08146933 A JP H08146933A
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Abstract
(57)【要約】
【目的】テキストデータ等が展開されるＶ−ＲＡＭと動
画像データが展開されるビデオキャプチャＲＡＭとを１
つのメモリで兼用できるようにすること。 【構成】デュアルポートＶ−ＲＡＭ１０は、ランダムポ
ート１０Ｂを持つ１フレーム分のデータを記憶するＤＲ
ＡＭメモリセル１０Ｃと、シリアルポート１０Ａを持ち
ＤＲＡＭメモリセル１０Ｃに接続された少なくとも１ラ
スタ分のデータを記憶するデータレジスタ１０Ｄとから
構成され、１水平表示期間中に、シリアルポート１０Ａ
から表示装置へ少なくとも１ラスタ分のデータが出力さ
れる。ビデオ処理回路１６は、ＮＴＳＣビデオ信号を受
けてＲＧＢビデオデータに変換出力する。マルチプレク
サ２６は、１水平表示期間中に、ビデオ処理回路１６と
ＣＰＵからのデータを保持する双方向バッファ２４とを
交互にデュアルポートＶ−ＲＡＭ２６のランダムポート
１０Ｂに接続する。
画像データが展開されるビデオキャプチャＲＡＭとを１
つのメモリで兼用できるようにすること。 【構成】デュアルポートＶ−ＲＡＭ１０は、ランダムポ
ート１０Ｂを持つ１フレーム分のデータを記憶するＤＲ
ＡＭメモリセル１０Ｃと、シリアルポート１０Ａを持ち
ＤＲＡＭメモリセル１０Ｃに接続された少なくとも１ラ
スタ分のデータを記憶するデータレジスタ１０Ｄとから
構成され、１水平表示期間中に、シリアルポート１０Ａ
から表示装置へ少なくとも１ラスタ分のデータが出力さ
れる。ビデオ処理回路１６は、ＮＴＳＣビデオ信号を受
けてＲＧＢビデオデータに変換出力する。マルチプレク
サ２６は、１水平表示期間中に、ビデオ処理回路１６と
ＣＰＵからのデータを保持する双方向バッファ２４とを
交互にデュアルポートＶ−ＲＡＭ２６のランダムポート
１０Ｂに接続する。
Description
【０００１】
【産業上の利用分野】本発明は、取り込んだ動画像をテ
キストなどの他のデータと合成して表示するパーソナル
コンピュータ等の動画像表示システムにおける表示制御
装置に関する。
キストなどの他のデータと合成して表示するパーソナル
コンピュータ等の動画像表示システムにおける表示制御
装置に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータにおい
て、テキストやグラフィックだけでなく動画像や音声、
音楽などの所謂マルチメディア情報を取り扱えるように
なってきている。
て、テキストやグラフィックだけでなく動画像や音声、
音楽などの所謂マルチメディア情報を取り扱えるように
なってきている。
【０００３】このようなパーソナルコンピュータによる
動画像表示システムでは、図３の（Ａ）に示すように、
表示装置の同一表示画面１００上にテキスト１０２と動
画像１０４を合成して表示する場合、同図の（Ｂ）に示
すような構成がとられている。
動画像表示システムでは、図３の（Ａ）に示すように、
表示装置の同一表示画面１００上にテキスト１０２と動
画像１０４を合成して表示する場合、同図の（Ｂ）に示
すような構成がとられている。
【０００４】即ち、通常パーソナルコンピュータが持っ
ているテキストやグラフィック等の表示データがＣＰＵ
により書き込まれるＶ−ＲＡＭ１０６に加えて、ＮＴＳ
Ｃビデオ信号をＡ／Ｄコンバータ１０８、Ｙ／Ｃ分離回
路１１０、ＲＧＢデータ生成回路１１２等で構成される
ビデオ処理回路１１４と、このビデオ処理回路１１４に
より変換されたパーソナルコンピュータで扱えるＲＧＢ
データが書き込まれるフレームメモリとしてのビデオキ
ャプチャＲＡＭ１１６と、これらＶ−ＲＡＭ１０６とビ
デオキャプチャＲＡＭ１１６のデータを選択的にＣＲＴ
等の表示装置に供給するマルチプレクサ（ＭＰＸ）１１
８とを備えている。
ているテキストやグラフィック等の表示データがＣＰＵ
により書き込まれるＶ−ＲＡＭ１０６に加えて、ＮＴＳ
Ｃビデオ信号をＡ／Ｄコンバータ１０８、Ｙ／Ｃ分離回
路１１０、ＲＧＢデータ生成回路１１２等で構成される
ビデオ処理回路１１４と、このビデオ処理回路１１４に
より変換されたパーソナルコンピュータで扱えるＲＧＢ
データが書き込まれるフレームメモリとしてのビデオキ
ャプチャＲＡＭ１１６と、これらＶ−ＲＡＭ１０６とビ
デオキャプチャＲＡＭ１１６のデータを選択的にＣＲＴ
等の表示装置に供給するマルチプレクサ（ＭＰＸ）１１
８とを備えている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、一般にＶ−ＲＡＭ１０６も多色のグラフ
ィックに対応するために大容量のメモリが用いられてい
るにも関わらず、同様に大容量のビデオキャプチャＲＡ
Ｍ１１６をさらに用意しなければならないため、安価に
動画像表示システムを構成することができなかった。
うな構成では、一般にＶ−ＲＡＭ１０６も多色のグラフ
ィックに対応するために大容量のメモリが用いられてい
るにも関わらず、同様に大容量のビデオキャプチャＲＡ
Ｍ１１６をさらに用意しなければならないため、安価に
動画像表示システムを構成することができなかった。
【０００６】本発明の課題は、Ｖ−ＲＡＭとビデオキャ
プチャＲＡＭとを兼用できるようにすることにより、取
り込んだ動画像をテキスト等の他のデータと合成して表
示する動画像表示システムを安価に構成できるようにす
ることである。
プチャＲＡＭとを兼用できるようにすることにより、取
り込んだ動画像をテキスト等の他のデータと合成して表
示する動画像表示システムを安価に構成できるようにす
ることである。
【０００７】
【課題を解決するための手段】請求項１の発明の手段は
次の通りである。デュアルポートメモリは、ランダムポ
ートを持つ１フレーム分のデータを記憶するメモリ部
と、シリアルポートを持ち前記メモリ部に接続された少
なくとも１ラスタ分のデータを記憶するデータレジスタ
部とから構成される。表示データ出力手段は、１水平表
示期間中に、前記シリアルポートから表示装置へ少なく
とも１ラスタ分のデータを出力する。ビデオ処理手段
は、ビデオ信号を受けてＲＧＢデータに変換出力する。
選択手段は、１水平表示期間中に、前記ランダムポート
を、前記ビデオ処理手段からのＲＧＢデータの書き込み
と、ＣＰＵによるデータの書き込み及び読み出しとのた
めに交互に繰り返し供する。
次の通りである。デュアルポートメモリは、ランダムポ
ートを持つ１フレーム分のデータを記憶するメモリ部
と、シリアルポートを持ち前記メモリ部に接続された少
なくとも１ラスタ分のデータを記憶するデータレジスタ
部とから構成される。表示データ出力手段は、１水平表
示期間中に、前記シリアルポートから表示装置へ少なく
とも１ラスタ分のデータを出力する。ビデオ処理手段
は、ビデオ信号を受けてＲＧＢデータに変換出力する。
選択手段は、１水平表示期間中に、前記ランダムポート
を、前記ビデオ処理手段からのＲＧＢデータの書き込み
と、ＣＰＵによるデータの書き込み及び読み出しとのた
めに交互に繰り返し供する。
【０００８】請求項２の発明の手段は次の通りである。
デュアルポートメモリは、ランダムポートを持つ１フレ
ーム分のデータを記憶するメモリ部と、シリアルポート
を持ち前記メモリ部に接続された少なくとも１ラスタ分
のデータを記憶するデータレジスタ部とから構成され
る。ビデオ処理手段は、入力されたビデオ信号をＲＧＢ
データに変換出力する。データ保持手段は、少なくとも
１ラスタ分の前記ビデオ処理手段から出力されるＲＧＢ
データを保持する、例えばＦＩＦＯバッファである。制
御手段は、１水平表示期間中に、前記データレジスタ部
の少なくとも１ラスタ分のデータを前記メモリ部に転送
後、表示装置に表示するための少なくとも１ラスタ分の
表示用データを前記メモリ部から前記データレジスタ部
に転送し、前記シリアルポートから表示装置に対して少
なくとも１ラスタ分の表示用データを出力し、この少な
くとも１ラスタ分の表示用データの出力終了後に、前記
データ保持手段に保持された少なくとも１ライン分のデ
ータを前記シリアルポートから前記データレジスタ部に
書き込み、前記１水平表示期間中において、前記表示用
データ出力の間、並びに前記データ保持手段のデータの
書き込みの間、前記ランダムポートを介したＣＰＵによ
るアクセスを可能としている。
デュアルポートメモリは、ランダムポートを持つ１フレ
ーム分のデータを記憶するメモリ部と、シリアルポート
を持ち前記メモリ部に接続された少なくとも１ラスタ分
のデータを記憶するデータレジスタ部とから構成され
る。ビデオ処理手段は、入力されたビデオ信号をＲＧＢ
データに変換出力する。データ保持手段は、少なくとも
１ラスタ分の前記ビデオ処理手段から出力されるＲＧＢ
データを保持する、例えばＦＩＦＯバッファである。制
御手段は、１水平表示期間中に、前記データレジスタ部
の少なくとも１ラスタ分のデータを前記メモリ部に転送
後、表示装置に表示するための少なくとも１ラスタ分の
表示用データを前記メモリ部から前記データレジスタ部
に転送し、前記シリアルポートから表示装置に対して少
なくとも１ラスタ分の表示用データを出力し、この少な
くとも１ラスタ分の表示用データの出力終了後に、前記
データ保持手段に保持された少なくとも１ライン分のデ
ータを前記シリアルポートから前記データレジスタ部に
書き込み、前記１水平表示期間中において、前記表示用
データ出力の間、並びに前記データ保持手段のデータの
書き込みの間、前記ランダムポートを介したＣＰＵによ
るアクセスを可能としている。
【０００９】
【作用】請求項１の発明の手段の作用は次の通りであ
る。選択手段は、表示データ出力手段がデュアルポート
メモリのシリアルポートから表示装置へ少なくとも１ラ
スタ分のデータを出力している１水平表示期間中に、デ
ュアルポートメモリのランダムポートを、ビデオ処理手
段からのＲＧＢデータの書き込みと、ＣＰＵによるデー
タの書き込み及び読み出しとのために交互に繰り返し供
する。
る。選択手段は、表示データ出力手段がデュアルポート
メモリのシリアルポートから表示装置へ少なくとも１ラ
スタ分のデータを出力している１水平表示期間中に、デ
ュアルポートメモリのランダムポートを、ビデオ処理手
段からのＲＧＢデータの書き込みと、ＣＰＵによるデー
タの書き込み及び読み出しとのために交互に繰り返し供
する。
【００１０】請求項２の発明の手段の作用は次の通りで
ある。データ保持手段、例えばＦＩＦＯバッファは、ビ
デオ処理手段によって変換出力されたＲＧＢデータを少
なくとも１ラスタ分保持する。一方、制御手段は、１水
平表示期間中に、デュアルポートメモリのデータレジス
タ部の少なくとも１ラスタ分のデータをデュアルポート
メモリのメモリ部に転送後、少なくとも１ラスタ分の表
示用データをこのメモリ部からデータレジスタ部に転送
して、シリアルポートから表示装置に対して少なくとも
１ラスタ分の表示用データを出力する。その後、前記Ｆ
ＩＦＯバッファの少なくとも１ライン分のデータを前記
シリアルポートから前記データレジスタ部に書き込む。
ＣＰＵは、前記１水平表示期間中において、前記表示用
データ出力の間、並びに前記ＦＩＦＯバッファのデータ
の書き込みの間、前記ランダムポートを介してアクセス
が可能となっている。
ある。データ保持手段、例えばＦＩＦＯバッファは、ビ
デオ処理手段によって変換出力されたＲＧＢデータを少
なくとも１ラスタ分保持する。一方、制御手段は、１水
平表示期間中に、デュアルポートメモリのデータレジス
タ部の少なくとも１ラスタ分のデータをデュアルポート
メモリのメモリ部に転送後、少なくとも１ラスタ分の表
示用データをこのメモリ部からデータレジスタ部に転送
して、シリアルポートから表示装置に対して少なくとも
１ラスタ分の表示用データを出力する。その後、前記Ｆ
ＩＦＯバッファの少なくとも１ライン分のデータを前記
シリアルポートから前記データレジスタ部に書き込む。
ＣＰＵは、前記１水平表示期間中において、前記表示用
データ出力の間、並びに前記ＦＩＦＯバッファのデータ
の書き込みの間、前記ランダムポートを介してアクセス
が可能となっている。
【００１１】
【実施例】以下、本発明の実施例を図１の（Ａ），
（Ｂ）、及び図２の（Ａ），（Ｂ）を参照して説明す
る。
（Ｂ）、及び図２の（Ａ），（Ｂ）を参照して説明す
る。
【００１２】図１の（Ａ）は本発明の第１実施例の構成
を示す図で、同図において、参照番号１０はシリアルポ
ート１０Ａとランダムポート１０Ｂの２つの入出力ポー
トを有するデュアルポートＶ−ＲＡＭである。なお、こ
のデュアルポートＶ−ＲＡＭ１０は、従来のダイナミッ
クＲＡＭ（ＤＲＡＭ）メモリセル１０Ｃと、データレジ
スタ１０Ｄとを内蔵しており、それぞれ非同期にアクセ
スできるようになっている。即ち、ＤＲＡＭメモリセル
１０Ｃはランダムポート１０Ｂによりデータが書き込み
／読み出しされ、データレジスタ１０Ｄはシリアルポー
ト１０Ａによりデータが書き込み／読み出しされると共
に、ＤＲＡＭメモリセル１０Ｃとデータレジスタ１０Ｄ
の間でデータ転送が行われるようになっている。
を示す図で、同図において、参照番号１０はシリアルポ
ート１０Ａとランダムポート１０Ｂの２つの入出力ポー
トを有するデュアルポートＶ−ＲＡＭである。なお、こ
のデュアルポートＶ−ＲＡＭ１０は、従来のダイナミッ
クＲＡＭ（ＤＲＡＭ）メモリセル１０Ｃと、データレジ
スタ１０Ｄとを内蔵しており、それぞれ非同期にアクセ
スできるようになっている。即ち、ＤＲＡＭメモリセル
１０Ｃはランダムポート１０Ｂによりデータが書き込み
／読み出しされ、データレジスタ１０Ｄはシリアルポー
ト１０Ａによりデータが書き込み／読み出しされると共
に、ＤＲＡＭメモリセル１０Ｃとデータレジスタ１０Ｄ
の間でデータ転送が行われるようになっている。
【００１３】また、１２はこのデュアルポートＶ−ＲＡ
Ｍ１０のデータ書き込み／読み出しを制御するＶ−ＲＡ
Ｍコントローラ（ＣＯＮＴ）であり、１４はＶ−ＲＡＭ
コントローラ１２の動作に応じてＣＲＴの垂直同期信号
（Ｖ−ＳＹＮＣ）及び水平同期信号（Ｈ−ＳＹＮＣ）を
生成するＣＲＴタイミングコントローラ（Ｔｉｍｉｎｇ
ＣＯＮＴ）である。
Ｍ１０のデータ書き込み／読み出しを制御するＶ−ＲＡ
Ｍコントローラ（ＣＯＮＴ）であり、１４はＶ−ＲＡＭ
コントローラ１２の動作に応じてＣＲＴの垂直同期信号
（Ｖ−ＳＹＮＣ）及び水平同期信号（Ｈ−ＳＹＮＣ）を
生成するＣＲＴタイミングコントローラ（Ｔｉｍｉｎｇ
ＣＯＮＴ）である。
【００１４】１６は入力されたＮＴＳＣビデオ信号をパ
ーソナルコンピュータで扱えるＲＧＢビデオデータに変
換出力するビデオ処理回路であり、Ａ／Ｄコンバータ１
８，Ｙ／Ｃ分離回路２０，ＲＧＢデータ生成回路２２よ
り構成される。また、２４は不図示ＣＰＵから上記デュ
アルポートＶ−ＲＡＭ１０に書き込むべきデータ及びこ
のデュアルポートＶ−ＲＡＭ１０から読出してＣＰＵに
入力されるべきデータを保持する双方向バッファであ
り、２６は上記ビデオ処理回路１６と双方向バッファ２
４の一方を選択的にデュアルポートＶ−ＲＡＭ１０のラ
ンダムポート１０Ｂに接続するマルチプレクサ（ＭＰ
Ｘ）である。
ーソナルコンピュータで扱えるＲＧＢビデオデータに変
換出力するビデオ処理回路であり、Ａ／Ｄコンバータ１
８，Ｙ／Ｃ分離回路２０，ＲＧＢデータ生成回路２２よ
り構成される。また、２４は不図示ＣＰＵから上記デュ
アルポートＶ−ＲＡＭ１０に書き込むべきデータ及びこ
のデュアルポートＶ−ＲＡＭ１０から読出してＣＰＵに
入力されるべきデータを保持する双方向バッファであ
り、２６は上記ビデオ処理回路１６と双方向バッファ２
４の一方を選択的にデュアルポートＶ−ＲＡＭ１０のラ
ンダムポート１０Ｂに接続するマルチプレクサ（ＭＰ
Ｘ）である。
【００１５】そして、２８はデュアルポートＶ−ＲＡＭ
１０のシリアルポート１０Ａから例えば４ビットずつ出
力される表示データを増幅するアンプ、３０はこの増幅
された４ビットのパラレル表示データをシリアルデータ
に変換するパラレル／シリアルコンバータ（Ｐ→Ｓ）で
あり、３２はこのパラレル／シリアルコンバータ３０の
出力シリアルデータを増幅して不図示ＣＲＴに出力する
アンプである。
１０のシリアルポート１０Ａから例えば４ビットずつ出
力される表示データを増幅するアンプ、３０はこの増幅
された４ビットのパラレル表示データをシリアルデータ
に変換するパラレル／シリアルコンバータ（Ｐ→Ｓ）で
あり、３２はこのパラレル／シリアルコンバータ３０の
出力シリアルデータを増幅して不図示ＣＲＴに出力する
アンプである。
【００１６】次に、このような構成における動作を図２
の（Ａ）のタイミングチャートを参照して説明する。
の（Ａ）のタイミングチャートを参照して説明する。
【００１７】即ち、動画像のデータは、ビデオ処理回路
１６により、入力ＮＴＳＣビデオ信号から変換されたＲ
ＧＢビデオデータであり、これがマルチプレクサ２６を
介して、ランダムポート１０ＢよりデュアルポートＶ−
ＲＡＭ１０に書き込まれる。この場合、テキストデータ
等のＣＰＵデータをデュアルポートＶ−ＲＡＭ１０に書
き込むことができるように、このＲＧＢビデオデータは
常に書き込まれるのではなく、定期的に書き込まれるよ
うマルチプレクサ２６により選択される。つまり、マル
チプレクサ２６は、特に図示はしないがＶ−ＲＡＭコン
トローラ１２によって又は不図示ＣＰＵによって制御さ
れ、ビデオ処理回路１６からのＲＧＢビデオデータと双
方向バッファ２４からのＣＰＵデータとが重なってラン
ダムポート１０Ｂに出力されることがないように、それ
らを交互に選択する。また、これと同期して、Ｖ−ＲＡ
Ｍコントローラ１２は、ＲＧＢビデオデータ又はＣＰＵ
データの書き込みアドレスをデュアルポートＶ−ＲＡＭ
１０に供給する。
１６により、入力ＮＴＳＣビデオ信号から変換されたＲ
ＧＢビデオデータであり、これがマルチプレクサ２６を
介して、ランダムポート１０ＢよりデュアルポートＶ−
ＲＡＭ１０に書き込まれる。この場合、テキストデータ
等のＣＰＵデータをデュアルポートＶ−ＲＡＭ１０に書
き込むことができるように、このＲＧＢビデオデータは
常に書き込まれるのではなく、定期的に書き込まれるよ
うマルチプレクサ２６により選択される。つまり、マル
チプレクサ２６は、特に図示はしないがＶ−ＲＡＭコン
トローラ１２によって又は不図示ＣＰＵによって制御さ
れ、ビデオ処理回路１６からのＲＧＢビデオデータと双
方向バッファ２４からのＣＰＵデータとが重なってラン
ダムポート１０Ｂに出力されることがないように、それ
らを交互に選択する。また、これと同期して、Ｖ−ＲＡ
Ｍコントローラ１２は、ＲＧＢビデオデータ又はＣＰＵ
データの書き込みアドレスをデュアルポートＶ−ＲＡＭ
１０に供給する。
【００１８】一方、デュアルポートＶ−ＲＡＭ１０から
の表示データは、シリアルポート１０Ａから出力され
る。即ち、Ｖ−ＲＡＭコントローラ１２の制御により、
１水平表示期間の開始時に、データレジスタ１０Ｄのリ
フレッシュ後、ＤＲＡＭメモリセル１０ＣからＣＲＴの
少なくとも１ライン分つまり１ラスタ分の表示データが
データレジスタ１０Ｄに転送され、シリアルポート１０
Ａから例えば４ビットずつ出力される。この出力された
表示データは、アンプ２８で増幅後、パラレル／シリア
ルコンバータ３０でシリアルデータに変換され、さらに
アンプ３２で増幅されて不図示ＣＲＴに供給される。
の表示データは、シリアルポート１０Ａから出力され
る。即ち、Ｖ−ＲＡＭコントローラ１２の制御により、
１水平表示期間の開始時に、データレジスタ１０Ｄのリ
フレッシュ後、ＤＲＡＭメモリセル１０ＣからＣＲＴの
少なくとも１ライン分つまり１ラスタ分の表示データが
データレジスタ１０Ｄに転送され、シリアルポート１０
Ａから例えば４ビットずつ出力される。この出力された
表示データは、アンプ２８で増幅後、パラレル／シリア
ルコンバータ３０でシリアルデータに変換され、さらに
アンプ３２で増幅されて不図示ＣＲＴに供給される。
【００１９】このように、デュアルポートＶ−ＲＡＭを
使用することによって、テキストデータ等が展開される
Ｖ−ＲＡＭと、動画像データが展開されるビデオキャプ
チャＲＡＭとを１つのメモリで兼用できるようになる。
使用することによって、テキストデータ等が展開される
Ｖ−ＲＡＭと、動画像データが展開されるビデオキャプ
チャＲＡＭとを１つのメモリで兼用できるようになる。
【００２０】次に、本発明の第２実施例を説明する。
【００２１】図１の（Ｂ）は、その構成を示す図であ
り、第１実施例と同様のものには同一の参照番号を付
し、その説明は省略するものとする。
り、第１実施例と同様のものには同一の参照番号を付
し、その説明は省略するものとする。
【００２２】同図において、参照番号３４は先入れ先出
し式のＦＩＦＯバッファであり、不図示ＣＲＴの少なく
とも１ラスタ分のＲＧＢビデオデータを保持できる容量
のものである。
し式のＦＩＦＯバッファであり、不図示ＣＲＴの少なく
とも１ラスタ分のＲＧＢビデオデータを保持できる容量
のものである。
【００２３】また、３６はこのＦＩＦＯバッファ３４の
出力データを増幅してデュアルポートＶ−ＲＡＭ１０の
シリアルポート１０Ａに供給するアンプ３６であり、３
８はこのシリアルポート１０Ａから例えば４ビットずつ
出力される表示データを増幅してパラレル／シリアルコ
ンバータ３０に供給するアンプである。これらアンプ３
６と３８は、Ｖ−ＲＡＭコントローラ１２により、相補
的に動作するよう制御されるようになっている。
出力データを増幅してデュアルポートＶ−ＲＡＭ１０の
シリアルポート１０Ａに供給するアンプ３６であり、３
８はこのシリアルポート１０Ａから例えば４ビットずつ
出力される表示データを増幅してパラレル／シリアルコ
ンバータ３０に供給するアンプである。これらアンプ３
６と３８は、Ｖ−ＲＡＭコントローラ１２により、相補
的に動作するよう制御されるようになっている。
【００２４】そして、デュアルポートＶ−ＲＡＭ１０の
ランダムポート１０Ｂは、双方向バッファ２４にのみ接
続され、ＣＰＵデータの書き込み／読み出しにのみ用い
られる。
ランダムポート１０Ｂは、双方向バッファ２４にのみ接
続され、ＣＰＵデータの書き込み／読み出しにのみ用い
られる。
【００２５】次に、このような構成における動作を、図
２の（Ｂ）のタイミングチャートを参照して説明する。
２の（Ｂ）のタイミングチャートを参照して説明する。
【００２６】動画像については、上記第１実施例と同様
に、入力されたＮＴＳＣビデオ信号がビデオ処理回路１
６においてＡ／Ｄコンバータ１８，Ｙ／Ｃ分離回路２
０，ＲＧＢデータ生成回路２２を経て、デュアルポート
Ｖ−ＲＡＭ１０へ書き込み可能なディジタルのＲＧＢビ
デオデータに変換される。本第２実施例では、このＲＧ
Ｂビデオデータは、ビデオ信号入力のタイミングで、Ｆ
ＩＦＯバッファ３４に入力され保持される。
に、入力されたＮＴＳＣビデオ信号がビデオ処理回路１
６においてＡ／Ｄコンバータ１８，Ｙ／Ｃ分離回路２
０，ＲＧＢデータ生成回路２２を経て、デュアルポート
Ｖ−ＲＡＭ１０へ書き込み可能なディジタルのＲＧＢビ
デオデータに変換される。本第２実施例では、このＲＧ
Ｂビデオデータは、ビデオ信号入力のタイミングで、Ｆ
ＩＦＯバッファ３４に入力され保持される。
【００２７】そして、Ｖ−ＲＡＭコントローラ１２の制
御により、１水平表示期間の開示時に、まずデュアルポ
ートＶ−ＲＡＭ１０のデータレジスタ１０Ｄの少なくと
も１ラスタ分のデータがＤＲＡＭメモリセル１０Ｃに転
送され、このデータレジスタ１０Ｄのリフレッシュ後、
ＤＲＡＭメモリセル１０ＣからＣＲＴの少なくとも１ラ
スタ分の表示データがデータレジスタ１０Ｄに転送さ
れ、シリアルポート１０Ａから例えば４ビットずつ出力
される。このとき、Ｖ−ＲＡＭコントローラ１２の制御
により、アンプ３６は非動作、アンプ３８が動作状態と
されているので、このシリアルポート１０Ａから出力さ
れた表示データは、アンプ３８で増幅後、パラレル／シ
リアルコンバータ３０でシリアルデータに変換され、さ
らにアンプ３２で増幅されて不図示ＣＲＴに供給され
る。
御により、１水平表示期間の開示時に、まずデュアルポ
ートＶ−ＲＡＭ１０のデータレジスタ１０Ｄの少なくと
も１ラスタ分のデータがＤＲＡＭメモリセル１０Ｃに転
送され、このデータレジスタ１０Ｄのリフレッシュ後、
ＤＲＡＭメモリセル１０ＣからＣＲＴの少なくとも１ラ
スタ分の表示データがデータレジスタ１０Ｄに転送さ
れ、シリアルポート１０Ａから例えば４ビットずつ出力
される。このとき、Ｖ−ＲＡＭコントローラ１２の制御
により、アンプ３６は非動作、アンプ３８が動作状態と
されているので、このシリアルポート１０Ａから出力さ
れた表示データは、アンプ３８で増幅後、パラレル／シ
リアルコンバータ３０でシリアルデータに変換され、さ
らにアンプ３２で増幅されて不図示ＣＲＴに供給され
る。
【００２８】こうして１ラスタ分の表示データのシリア
ルポート１０Ａからの出力が終了すると、Ｖ−ＲＡＭコ
ントローラ１２の制御により、シリアルポート１０Ａが
ライト方向に設定される（疑似データ転送サイクル）。
その後、アンプ３６，３８の動作状態が切り替えられて
アンプ３６が動作状態とされ、ＦＩＦＯバッファ３４に
保持されているＲＧＢビデオデータがシリアルポート１
０Ａに高速に入力される。こうして１ラスタ分のＲＧＢ
ビデオデータの入力が終了すると、再びアンプ３６，３
８の動作状態が切り替えられて、アンプ３６は非動作状
態とされる。
ルポート１０Ａからの出力が終了すると、Ｖ−ＲＡＭコ
ントローラ１２の制御により、シリアルポート１０Ａが
ライト方向に設定される（疑似データ転送サイクル）。
その後、アンプ３６，３８の動作状態が切り替えられて
アンプ３６が動作状態とされ、ＦＩＦＯバッファ３４に
保持されているＲＧＢビデオデータがシリアルポート１
０Ａに高速に入力される。こうして１ラスタ分のＲＧＢ
ビデオデータの入力が終了すると、再びアンプ３６，３
８の動作状態が切り替えられて、アンプ３６は非動作状
態とされる。
【００２９】従って、デュアルポートＶ−ＲＡＭ１０の
ランダムポート１０Ｂは、テキストデータ等のＣＰＵデ
ータの書き込み／読み出し専用に利用することができ、
Ｖ−ＲＡＭコントローラ１２から出力されるアドレスデ
ータがデータレジスタ１０Ｄのために使用されるとき以
外は常に、ＣＰＵデータの書き込み／読み出しを行うこ
とができる。
ランダムポート１０Ｂは、テキストデータ等のＣＰＵデ
ータの書き込み／読み出し専用に利用することができ、
Ｖ−ＲＡＭコントローラ１２から出力されるアドレスデ
ータがデータレジスタ１０Ｄのために使用されるとき以
外は常に、ＣＰＵデータの書き込み／読み出しを行うこ
とができる。
【００３０】即ち、上記第１実施例では、図２の（Ａ）
のタイミングチャートに示すように、ビデオ処理回路１
６からのＲＧＢビデオデータをデュアルポートＶ−ＲＡ
Ｍ１０に書き込んでいる間は双方向バッファ２４からの
ＣＰＵアクセスができないため、ＣＰＵをウェイトさせ
るようにしているが、本第２実施例では、ＣＰＵのウェ
イトを非常に少なくすることができるので、テキストデ
ータ等のＣＰＵからのデータ書き込みも高速に行うこと
ができる。つまり、簡単な回路の追加のみで、水平表示
タイミングのあきの時間を使用してシリアルポート１０
Ａから高速に動画像データを書き込むことができ、動画
再生中も、ＣＰＵがＶ−ＲＡＭのデータをアクセスでき
るので、システムのスピードを損なわない動画像処理が
実現できる。
のタイミングチャートに示すように、ビデオ処理回路１
６からのＲＧＢビデオデータをデュアルポートＶ−ＲＡ
Ｍ１０に書き込んでいる間は双方向バッファ２４からの
ＣＰＵアクセスができないため、ＣＰＵをウェイトさせ
るようにしているが、本第２実施例では、ＣＰＵのウェ
イトを非常に少なくすることができるので、テキストデ
ータ等のＣＰＵからのデータ書き込みも高速に行うこと
ができる。つまり、簡単な回路の追加のみで、水平表示
タイミングのあきの時間を使用してシリアルポート１０
Ａから高速に動画像データを書き込むことができ、動画
再生中も、ＣＰＵがＶ−ＲＡＭのデータをアクセスでき
るので、システムのスピードを損なわない動画像処理が
実現できる。
【００３１】
【発明の効果】本発明によれば、Ｖ−ＲＡＭとビデオキ
ャプチャＲＡＭとを兼用できるようになり、取り込んだ
動画像をテキスト等の他のデータと合成して表示する動
画像表示システムを安価に構成できるようになる。
ャプチャＲＡＭとを兼用できるようになり、取り込んだ
動画像をテキスト等の他のデータと合成して表示する動
画像表示システムを安価に構成できるようになる。
【図１】（Ａ）及び（Ｂ）はそれぞれ第１及び第２実施
例のブロック構成図である。
例のブロック構成図である。
【図２】（Ａ）及び（Ｂ）はそれぞれ第１及び第２実施
例の動作を説明するためのタイミングチャートである。
例の動作を説明するためのタイミングチャートである。
【図３】（Ａ）は取り込まれた動画像とテキストデータ
の合成表示画面を示す図であり、（Ｂ）はこの合成表示
を行うための従来の構成を示すブロック図である。
の合成表示画面を示す図であり、（Ｂ）はこの合成表示
を行うための従来の構成を示すブロック図である。
【符号の説明】 １０…デュアルポートＶ−ＲＡＭ、１０Ａ…シリアルポ
ート、１０Ｂ…ランダムポート、１０Ｃ…ダイナミック
ＲＡＭ（ＤＲＡＭ）メモリセル、１０Ｄ…データレジス
タ、１２…Ｖ−ＲＡＭコントローラ（ＣＯＮＴ）、１４
…ＣＲＴタイミングコントローラ（Ｔｉｍｉｎｇ ＣＯ
ＮＴ）、１６…ビデオ処理回路、１８…Ａ／Ｄコンバー
タ、２０…Ｙ／Ｃ分離回路、２２…ＲＧＢデータ生成回
路、２４…双方向バッファ、２６…マルチプレクサ（Ｍ
ＰＸ）、２８，３２，３６，３８…アンプ、３０…パラ
レル／シリアルコンバータ（Ｐ→Ｓ）、３４…ＦＩＦＯ
バッファ。
ート、１０Ｂ…ランダムポート、１０Ｃ…ダイナミック
ＲＡＭ（ＤＲＡＭ）メモリセル、１０Ｄ…データレジス
タ、１２…Ｖ−ＲＡＭコントローラ（ＣＯＮＴ）、１４
…ＣＲＴタイミングコントローラ（Ｔｉｍｉｎｇ ＣＯ
ＮＴ）、１６…ビデオ処理回路、１８…Ａ／Ｄコンバー
タ、２０…Ｙ／Ｃ分離回路、２２…ＲＧＢデータ生成回
路、２４…双方向バッファ、２６…マルチプレクサ（Ｍ
ＰＸ）、２８，３２，３６，３８…アンプ、３０…パラ
レル／シリアルコンバータ（Ｐ→Ｓ）、３４…ＦＩＦＯ
バッファ。
Claims (2)
- 【請求項１】 ランダムポートを持つ１フレーム分のデ
ータを記憶するメモリ部と、シリアルポートを持ち前記
メモリ部に接続された少なくとも１ラスタ分のデータを
記憶するデータレジスタ部とから構成されるデュアルポ
ートメモリと、 １水平表示期間中に、前記シリアルポートから表示装置
へ少なくとも１ラスタ分のデータを出力する表示データ
出力手段と、 ビデオ信号を受けてＲＧＢデータに変換出力するビデオ
処理手段と、 １水平表示期間中に、前記ランダムポートを、前記ビデ
オ処理手段からのＲＧＢデータの書き込みと、ＣＰＵに
よるデータの書き込み及び読み出しとのために交互に繰
り返し供する選択手段と、 を具備することを特徴とする表示制御装置。 - 【請求項２】 ランダムポートを持つ１フレーム分のデ
ータを記憶するメモリ部と、シリアルポートを持ち前記
メモリ部に接続された少なくとも１ラスタ分のデータを
記憶するデータレジスタ部とから構成されるデュアルポ
ートメモリと、 入力されたビデオ信号をＲＧＢデータに変換出力するビ
デオ処理手段と、 少なくとも１ラスタ分の前記ビデオ処理手段から出力さ
れるＲＧＢデータを保持するデータ保持手段と、 １水平表示期間中に、前記データレジスタ部の少なくと
も１ラスタ分のデータを前記メモリ部に転送後、表示装
置に表示するための少なくとも１ラスタ分の表示用デー
タを前記メモリ部から前記データレジスタ部に転送し、
前記シリアルポートから表示装置に対して少なくとも１
ラスタ分の表示用データを出力し、この少なくとも１ラ
スタ分の表示用データの出力終了後に、前記データ保持
手段に保持された少なくとも１ライン分のデータを前記
シリアルポートから前記データレジスタ部に書き込む制
御手段と、 を具備し、前記１水平表示期間中において、前記表示用
データ出力の間、並びに前記データ保持手段のデータの
書き込みの間、前記ランダムポートを介したＣＰＵによ
るアクセスを可能としたことを特徴とする表示制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6308449A JPH08146933A (ja) | 1994-11-18 | 1994-11-18 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6308449A JPH08146933A (ja) | 1994-11-18 | 1994-11-18 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08146933A true JPH08146933A (ja) | 1996-06-07 |
Family
ID=17981164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6308449A Pending JPH08146933A (ja) | 1994-11-18 | 1994-11-18 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08146933A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975323B1 (en) | 1997-04-30 | 2005-12-13 | Nec Corporation | Video data transfer system |
| JP2007213096A (ja) * | 2001-12-27 | 2007-08-23 | Renesas Technology Corp | 表示駆動制御回路 |
| JP2010048976A (ja) * | 2008-08-20 | 2010-03-04 | Sony Corp | 信号処理装置および信号処理方法 |
| US7768492B2 (en) | 2001-12-27 | 2010-08-03 | Renesas Technology Corp. | Display drive control circuit |
-
1994
- 1994-11-18 JP JP6308449A patent/JPH08146933A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975323B1 (en) | 1997-04-30 | 2005-12-13 | Nec Corporation | Video data transfer system |
| JP2007213096A (ja) * | 2001-12-27 | 2007-08-23 | Renesas Technology Corp | 表示駆動制御回路 |
| US7768492B2 (en) | 2001-12-27 | 2010-08-03 | Renesas Technology Corp. | Display drive control circuit |
| US8552952B2 (en) | 2001-12-27 | 2013-10-08 | Renesas Electronics Corporation | Display drive control circuit |
| US8907962B2 (en) | 2001-12-27 | 2014-12-09 | Renesas Sp Drivers Inc. | Display system with display panel and display controller and driver having moving picture interface |
| JP2010048976A (ja) * | 2008-08-20 | 2010-03-04 | Sony Corp | 信号処理装置および信号処理方法 |
| US8223267B2 (en) | 2008-08-20 | 2012-07-17 | Sony Corporation | Signal processing apparatus and signal processing method |
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