KR0139887B1 - 영상메모리의 데이타 혼선방지회로 - Google Patents

영상메모리의 데이타 혼선방지회로 Download PDF

Info

Publication number
KR0139887B1
KR0139887B1 KR1019940002793A KR19940002793A KR0139887B1 KR 0139887 B1 KR0139887 B1 KR 0139887B1 KR 1019940002793 A KR1019940002793 A KR 1019940002793A KR 19940002793 A KR19940002793 A KR 19940002793A KR 0139887 B1 KR0139887 B1 KR 0139887B1
Authority
KR
South Korea
Prior art keywords
signal
clock
output
memory
write
Prior art date
Application number
KR1019940002793A
Other languages
English (en)
Other versions
KR950026291A (ko
Inventor
박기복
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019940002793A priority Critical patent/KR0139887B1/ko
Priority to US08/390,475 priority patent/US5646700A/en
Publication of KR950026291A publication Critical patent/KR950026291A/ko
Application granted granted Critical
Publication of KR0139887B1 publication Critical patent/KR0139887B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/18—Closed-circuit television [CCTV] systems, i.e. systems in which the video signal is not broadcast
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals
    • H04N5/067—Arrangements or circuits at the transmitter end
    • H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
    • H04N5/0736—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations using digital storage buffer techniques
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/4448—Receiver circuitry for the reception of television signals according to analogue transmission standards for frame-grabbing

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Television Signal Processing For Recording (AREA)

Abstract

본 발명은 FIFO메모리의 판독클럭과 기록클럭이 겹칠 경우 새로운 데이터를 읽어낼 것인지 이전의 데이터를 읽어낼 것인지를 결정할 수 없어 화면상에 영상이 비정상적으로 나타나는 현상을 없앨 수 있도록 한 영상메모리의 데이터 혼선방지회로에 관한 것이다. 이러한 본 발명은 기록/판독 클럭비교부에서 미분된 기록계 제어용 기수/우수신호와 판독계 제어용 기수/우수신호를 비교하여 기록클럭과 판독클럭이 120~600사이클 사이에서 겹치는 시점을 찾게 된다. 스위칭제어부는 상기 출력신호를 이용하여 기수필드가 입력될 때 기록클럭과 판독클럭이 겹치는 시점만을 검출한다. 스위칭부는 이 검출신호에 따라 우수필드가 입력될 때와 기수필드에서 기록/판독클럭이 겹치지 않으면 기록인에이블신호를 그대로 출력하고, 기수필드에서 기록/판독클럭이 겹치면 기록인에이블신호를 차단하여 기록이 행해지지 않도록 한다.

Description

영상메모리의 데이터 혼선방지회로
제1도는 종래의 FIFO메모리의 기록동작을 제어하기 위한 회로블럭 구성도.
제2도는 본 발명의 영상메모리 데이터 혼선방지회로도.
제3도는 (a)~(j)는 제2도의 각부 입출력파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리기록계 제어회로 20 : 신호반전부
30 : 미분회로 40 : 기록/판독 클럭비교부
50 : 스위칭제어부 60 : 스위칭부
MM1,MM2 : 단안정 멀티바이브레이터 NAND1 : 낸드게이트
FF1 : 플립플롭
본 발명은 영상신호 처리용 기기에 사용되는 FIFO(First In First Out)메모리 제어에 관한 것으로, 특히 메모리의 판독클럭과 기록클럭이 겹칠 경우 새로운 데이터를 읽어낼 것인지 이전의 데이터를 읽어낼 것인지를 결정할 수 없어 화면상에 영상이 비정상으로 나타나는 현상을 없앨 수 있도록 한 영상메모리의 데이터 혼선방지회로에 관한 것이다.
일반적으로 CCTV시스템 기기, 예를들어 프레임스위처(Frame Switcher), 순차식스위처(Sequential Switcher), 콰드유 니트(Quad Unit)등과 같은 영상신호 처리용 기기에서는 FIFO메모리를 사용하여 비동기화된 다수의 영상신호를 동기화시키게 된다. 이때 버퍼로 사용되는 FIFO메모리는 부호화되어 불규칙하게 입력되는 영상데이터를 저장하고 이를 일정한 속도로 전송하면서 오버플로우(overflow)나 언더플로우(underflow)가 발생되지 않도록 한다. 또, 수신측에서 사용되는 FIFO메모리는 일정한 속도로 전송된 영상데이터를 저장했다가 판독요구가 있을 경우 이 데이터를 소정비트씩 출력하여 복호화되도록 한다. 이 경우 현재 FIFO메모리로 입력되는 영상데이터에 관한 정보를 알려주는 신호들을 이용하여 FIFO메모리의 판독 및 기록동작을 제어하는 회로를 필요로 하게 된다.
제1도는 종래의 FIFO메모리의 기록동작을 제어하기 위한 회로블럭 구성도이다. 도시된 바와 같이, 종래의 회로는 현재 입력되는 영상데이터에 관한 정보를 알려주는 신호(HD, VD, FLDS, OE, CLEAR)들을 입력받아 FIFO메모리의 기록동작을 제어하는데 필요한 기록인에이블신호(WE)를 만들어 출력하는 메모리기록계 제어회로(10)를 구비하고 있다. 제1도에서 상기 입력신호들은 클럭신호에 동기한 신호들로서, HD는 기록계 제어용 수평드라이브 펄스신호이고, VD는 기록계 제어용 수직드라이브 펄스신호이다. FLDS와 OE는 입력되는 영상데이터가 기수필드(Odd field)인지 우수필드(Even field)인지를 알려주는 신호로서, FLDS는 판독계 제어용 기수/우수 펄스신호이고, OE는 기록계 제어용 기수/우수 펄스신호이다. CLEAR는 메모리기록계 제어회로(10)를 클리어시키기 위한 신호이다. WE는 FIFO메모리의 모드(판독/기록)를 결정해 주기 위한 기록인에이블신호로서, 이 신호가 고정위상태로 FIFO메모리로 인가되면 FIFO메모리는 전송된 데이터를 기록클럽에 맞춰 기록하게 된다.
그러나 이러한 방식은 판독클럽과 기록클럽의 클럭수가 120~600사이클인 구간에서 두 클럭이 서로 겹치게 되면, 데이터를 판독할 때 이전에 기록된 데이터를 읽어낼지 새롭게 기록되는 데이터를 읽어낼지를 결정할 수 없는 상태가 되므로 이전의 데이터와 새로운 데이터가 섞인 상태로 출력되어 화면이 비정상적으로 나타나는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 메모리의 판독클럭과 기록클럭의 클럭수가 120~600사이클인 구간을 검출하여 이 기간에는 기록을 행하지 않음으로써 데이터 판독시 판독클럽과 기록클럽이 겹치더라도 이전에 기록된 데이터만을 읽어내어 화면이 정상적으로 나타나도록 한 영상데이터의 데이터 혼선방지회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 영상데이터의 데이터 혼선방지회로는 기록계 및 판독계 제어용 기수/우수신호를 포함하는 영상데이터관련정보를 입력받아 기록인에이블신호를 FIFO메모리로 출력하는 메모리기록계 제어회로를 구비한다. 기록계 제어용 기수/우수신호와 판독계 제어용 기수/우수신호를 비교하여 메모리의 기록클럭과 판독클럭이 소정 사이클범위내에서 겹치는 시점을 찾아 출력하는 클럭중첩시점 검출수단의 출력단에는 스위칭 제어수단이 연결된다. 상기 스위칭 제어수단은 클럭중첩시점 검출수단에서 출력된 펄스신호와 기록계 제어용 기수/우수신호를 논리연산하여 기수필드의 영상데이터가 입력될 경우에만 기록 및 판독클럽의 중첩시점을 나타내는 제어신호를 출력한다. 스위칭 제어수단의 출력단에 연결된 스위칭수단은 스위칭 제어수단에서 출력된 제어신호에 따라 메모리기록계 제어회로에서 출력된 기록인에이블신호를 그대로 FIFO메모리로 출력하거나 차단하여 기록동작을 하지 않도록 한다.
이하, 첨부된 제2도 및 제3도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제2도는 본 발명의 영상메모리 데이터 혼선방지회로도이다. 도시된 바와 같이, 본 발명의 회로는 현재 입력되는 영상데이터에 관한 정보를 알려주는 신호들을 입력받아 FIFO메모리의 기록동작을 제어하는데 필요한 기록인에이블신호(WE')를 만들어 출력하는 메모리기록계 제어회로(10)를 구비하고, 상기 메모리기록계 제어회로(10)의 궝은 종래 회로의 구성과 동일하다.
기록계 제어용 기수/우수신호(OE)와 판독계 제어용 기수/우수신호(FLDS)는 신호반전부(20)로 입력되는데, 상기 신호반전부(20)는 2개의 인버터(IN1)(IN2)로 구성되어 상기 입력신호(OE)(FLDS)를 각각 반전시키게 된다. 신호반전부(20)의 출력단에는 콘덴서(C1~C4)와 저항(R1-R4)으로 이루어진 미분회로(30)가 연결되어 인버터(IN1)(IN2)에 의해 반전된 신호(OE)(FLDS)를 각각 미분시키고, 미분된 신호는 기록/판독 클럭비교부(40)의 제 1단안정 멀리바이브레이터(MM1)로 인가된다.
상기 제 1단안정 멀리바이브레이터(MM1)는 미분된 신호(OE)(FLDS)가 입력될 때마다 저항(R5)과 콘덴서(C5)에 의해 설정된 시정수폭을 갖는 펄스신호를 출력한다. 제 1단안정 멀리바이브레이터(MM1)의 출력단에는 제 2단안정 멀리바이브레이터(MM2)가 연결되어, 제 1단안정 멀리바이브레이터(MM1)의 출력신호가 입력될 때마다 저항(R6)과 콘덴서(C6)에 의해 설정된 시정수폭을 갖는 펄스신호를 출력한다. 상기 두 단안정 멀티바이브레이터(MM1)(MM2)의 출력단에 연결된 낸드게이트(NAND1)는 단안정 멀티바이브레이터(MM1)(MM2)에서 출력된 펄스신호들을 부정 논리곱하고, 상기 단안정 멀티바이브레이터(MM1)(MM2)과 낸드게이트(NAND1)로 구성된 기록/판독 클럭비교부(40)는 기록클럭과 판독클럭이 120~600사이클 사이에서 겹치는 시점을 찾게 된다.
기록/판독 클럭비교부(40)의 낸드게이트(NAND1)에서 출력된 신호는 오아게이트(R1)로 인가되고, 오아게이트(OR1)는 상기 입력신호와 인버터(IN1)에 의해 반전된 신호(OE)를 논리합하여 플립플롭(FF1)의 클리어신호로서 출력한다. 플립플롭(FF1)의 클럭단자에는 수직드라이브신호(VD)가 입력되고, 플립플롭(FF1)의 입력단자에는 직류전원(VDD)이 연결되며, 상기 오아게이트(OR1)와 플립플롭(FF1)으로 구성된 스위칭제어부(50)는 기록/판독 클럭비교부(40)의 출력신호와 반전된 기록계 제어용 기수/우수신호(OE)를 이용하여 기수필드가 입력될 때 기록클럭과 판독클럭이 겹치는 시점을 알려주는 제어신호를 출력하게 된다. 상기 플립플롭(FF1)의 출력신호는 앤드게이트(AND1)로 이루어진 스위칭부(60)로 인가되고, 앤드게이트(AND1)는 상기 입력신호와 메모리기록계 제어회로(10)에서 출력된 기록인에이블신호(WE')를 논리곱하여 플립플롭(FF1)의 출력신호에 따라 기록인에이블신호를 그대로 FIFO메모리로 출력하거나 차단하게 된다.
상기와 같이 구성된 본 발명의 영상메모리 데이터 혼선방지회로의 동작을 제3도의 파형도에 의거하여 설명하면 다음과 같다.
본 발명의 회로에 입력되는 신호(OE)(FLDS)는 영상데이터가 기수필드인지 우수필드인지를 알려주는 신호로서, OE는 입력되는 영상신호와 동기분리기에서 출력된 기록계 제어용 기수/우수신호이고, FLDS는 메모리판독을 위한 클럭계의 기수/우수신호이다. 기록계 제어용 기수/우수신호(OE)와 판독계 제어용 기수/우수신호(FLDS)는 신호반전부(20)로 인가되고, 여기서 인버터(IN1)(IN2)에 의해 각각 반전되어 제3도의 (a)(c)에 도시된 것과 같은 신호가 된다. 이와 같이 반전된 신호들은 미분회로(30)로 입력되어 각각 미분된다. 즉, 제3도의 (b)와 같은 형태로 미분된 기록계 제어용 기수/우수신호(OE)는 제 1단안정 멀리바이브레이터(MM1)의 트리거신호로서 인가된다. 마찬가지로 판독계 제어용 기수/우수신호(FLDS)도 제3도의 (d)에서와 같이 미분되어 상기 제 1단안정 멀리바이브레이터(MM1)에 트리거신호로서 인가된다.
제 1단안정 멀리바이브레이터(MM1)에는 시정수 설정용 저항(R5)과 콘덴서(C5)가 연결되어 출력신호의 펄스폭을 결정하게 되고, 제 1단안정 멀리바이브레이터(MM1)는 두 트리거신호가 입력될 때마다 제3도의 (e)에서와 같이 설정된 폭(τ1)을 갖는 펄스신호를 출력한다. 여기서, 상기 펄스폭(τ1)은 120×69.7ns = 8.3㎲이하가 되도록 설정하며, 120은 클럭신호의 사이클갯수이고 69.7ns는 한사이클동안의 시간, 즉 클럭신호의 한주기를 나타낸다. 제 1단안정 멀리바이브레이터(MM1)에서 출력된 펄스신호는 제 2단안정 멀리바이브레이터(MM2)와 낸드게이트(NAND1)로 각각 인가된다. 제 2단안정 멀리바이브레이터(MM2)에는 시정수 설정용 저항(R6)과 콘덴서(C6)가 연결되어 출력신호의 펄스폭을 결정하게 되고, 입력된 펄스신호의 하강에지에서 제3도의 (f)에서와 같이 설정된 폭(τ2)을 갖는 펄스신호를 출력한다. 여기서, 상기 펄스폭(τ2)은 (600-120)×69.8ns = 33㎲이상이 되도록 설정하며, (600-120)은 사이클갯수이고 69.8ns는 클럭신호의 한주기를 나타낸다.
제 2단안정 멀리바이브레이터(MM2)에서 출력된 펄스신호는 낸드게이트(NAND1)로 인가된다. 낸드게이트(NAND1)는 상기 두 단안정 멀티바이브레이터(MM1)(MM2)로부터 인가된 펄스신호들을 부정 논리곱하여 제3도의 (g)에서와 같이 부극성(-)의 펄스신호를 오아게이트(OR1)의 일측단자로 입력한다. 여기서, 상기 기록/판독 클럭비교부(40)는 기록계 제어용 기수/우수신호(OE)와 판독계 제어용 기수/우수신호(FLDS)를 비교하여 서로 겹쳐지는 시점을 찾으며, 낸드게이트(NAND1)에서 출력된 부극성의 펄스는 기록클럭과 판독클럭의 120~600사이클 사이에서 겹쳐지는 시점을 나타낸다. 오아게이트(OR1)는 상기 낸드게이트(NAND1)의 출력신호와 인버터(IN1)에 의해 반전된 신호(OE)를 논리합하여 제3도의 (i)와 같은 신호를 플립플롭(FF1)에 클리어신호로서 출력한다. 이때 상기 클리어신호는 제3도의 (g)와 같은 낸드게이트(NAND1)의 출력신호에서 우수필드가 입력될 때의 펄스신호를 빼 나머지 신호로서, 기수필드가 입력될 때 기록클럭과 판독클럭이 겹쳐지는 시점을 나타낸다.
플립플롭(FF1)에는 제3도의 (h)에 도시된 것과 같은 기록계 제어용 수직드라이브신호(VD)가 클럭신호로서 입력되고, 플립플롭(FF1)의 입력단에는 직류전원(VDD)이 연결되어 항상 고전위상태이다. 상기 플립플롭(FF1)은 제3도의 (j)에서와 같이 저전위의 클리어신호가 입력되면 저전위신호를 앤드게이트(AND1)의 일측단자로 출력하고, 클럭신호의 하강에지에서 다시 입력단의 고전위신호를 앤드게이트(AND1)의 일측단자로 출력한다. 앤드게이트(AND1)의 타측단자에는 메모리기록계 제어회로(10)에서 출력된 기록인에이블신호(WE')가 입력되고, 앤드게이트(AND1)는 두 입력신호를 논리곱하여 출력한다. 즉, 플립플롭(FF1)의 출력신호가 고전위일 경우에는 상기 기록인에이블신호(WE')를 그대로 FIFO메모리로 출력하므로 WE=WE' 가 되어 수평 및 수직블랭킹구간을 제외한 부분에서 기록인에이블신호(WE)는 고전위상태로 출력된다. 그러나 플립플롭(FF1)의 출력신호가 저전위일 경우에는 상기 기록인에이블신호(OE')가 관계없이 저전위신호를 출력하여 FIFO메모리에서 기록동작을 행하지 않도록 한다.
여기서, 우수필드가 기수필드를 구분하여 설명하면 우수필드일 경우에는 메모리기록계 제어회로(10)에서 출력된 기록인에이블신호가 그대로 출력되어 정상적으로 기록동작이 행해진다. 그러나 기수필드에서는 플립플롭(FF1)의 출력신호가 고전위 또는 저전위로 바뀌므로 기록클럭과 판독클럭이 서로 겹칠 경우 기수필드는 FIFO메모리에 기록하지 않고 우수필드만 기록하게 된다. 그러므로 화면상에는 기록하고 곧바로 판독하는 것이 아니라, 1필드전에 기록한 데이터를 읽는 것이 되어 우수필드일 때는 그대로 기록하고 그대로 판독하며, 기수필드일때는 우수필드에서 기록한 데이터를 판독하는 것이다.
이상에서와 같이 본 발명은 메모리의 판독클럭과 기록클럭의 클럭수가 120~600사이클인 구간을 검출하여 이 기간에는 기록을 행하지 않으므로 데이터 판독시 판독클럭과 기록클럭이 겹치더라도 이전에 기록된 데이터만을 읽어내어 화면이 정상적으로 나타나도록 하는 효과가 있다.

Claims (9)

  1. 기록계 및 판독계 제어용 기수/우수신호를 포함하는 영상데이터관련정보를 입력받아 기록인에이블신호를 FIFO메모리로 출력하는 메모리기록계 제어회로에 있어서, 기록계 제어용 기수/우수신호와 판독계 제어용 기수/우수신호를 비교하여 메모리의 기록클럭과 판독클럭이 소정사이클범위내에서 겹치는 시점을 찾아 출력하는 클럭중첩시점 검출수단과, 클럭중첩시점 검출수단에서 출력된 펄스신호와 기록계 제어용 기수/우수신호를 논리연산하여 기수필드의 영상데이터가 입력될 경우에만 기록 및 판독클럽의 중첩시점을 나타내는 제어신호를 출력하는 스위칭 제어수단과; 스위칭 제어수단에서 출력된 제어신호에 따라 메모리기록계 제어회로에서 출력된 기록인에이블신호를 그대로 FIFO메모리로 출력하거나 차단하여 기록동작을 하지 않도록 하는 스위칭수단을 포함하는 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
  2. 제1항에 있어서, 상기 클럭중첩시점 검출수단은 기록계 제어용 기수/우수신호와 판독계 제어용 기수/우수신호를 각각 미분시키는 미분회로와; 미분회로에서 출력된 신호들을 서로 비교하여 기록클럭과 판독클럭이 120~600사이클 사이에서 겹치는 시점을 찾아 출력하는 기록/판독 클럭비교부로 구성하는 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
  3. 제2항에 있어서, 상기 미분회로의 입력단에 기록계 제어용 기수/우수신호와 판독계 제어용 기수/우수신호를 각각 반전시키는 신호반전부를 더 연결하여 구성한 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
  4. 제3항에 있어서, 상기 기록/판독 클럭비교부는 미분회로에서 출력된 트리거신호들이 입력될 때마다 저항과 콘덴서에 의해 설정된 시정수폭을 갖는 펄스신호를 출력하는 제 1단안정 멀리바이브레이터와; 제 1단안정 멀리바이브레이터에서 출력된 펄스신호의 하강에지에서 저항과 콘덴서에 의해 설정된 시정수폭을 갖는 펄스신호를 출력하는 제 2단안정 멀리바이브레이터와; 상기 제 1 및 제 2단안정 멀리바이브레이터에서 출력된 펄스신호들을 부정 논리곱하는 낸드게이트로 구성하는 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
  5. 제4항에 있어서, 상기 제 1단안정 멀리바이브레이터의 출력펄스폭이 120×69.7ns = 8.3㎲이하의 시정수가 되도록 제 1단안정 멀리바이브레이터에 연결된 저항과 콘덴서의 값을 결정하도록 한 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
  6. 제4항에 있어서, 상기 제 2단안정 멀리바이브레이터의 출력펄스폭이 (600-120)×69.8ns = 33㎲이상의 시정수가 되도록 제 2단안정 멀리바이브레이터에 연결된 저항과 콘덴서의 값을 결정하도록 한 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
  7. 제1항에 있어서, 상기 스위칭 제어수단은 클럭중첩시점 검출수단에서 출력된 펄스신호와 기록계 제어용 기수/우수신호를 논리합하여 플립플롭에 클리어신호를 출력하는 오아게이트와; 클럭신호로서 입력되는 수직드라이브신호에 동기되어 항상 고전위로 설정된 입력신호와 상기 클리어신호에 따라 동작하는 플립플롭으로 구성하는 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
  8. 제1항에 있어서, 상기 스위칭수단은 스위칭 제어수단의 출력신호와 메모리기록계 제어회로에서 출력된 기록인에이블신호를 논리곱하는 앤드게이트로 구성하는 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
  9. 제8항에 있어서, 상기 스위칭수단은 우수필드입력시 및 기수필드에서 기록/판독클럭이 중첩되지 않을 경우 메모리기록계 제어회로의 기록인에이블신호를 그대로 FIFO메모리로 출력하여 정상기록동작을 행하고, 기수필드에서 기록/판독클럭이 중첩될 경우에는 상기 기록인에이블신호를 차단하여 기록동작이 행해지지 않도록 한 것을 특징으로 하는 영상메모리의 데이터 혼선방지회로.
KR1019940002793A 1994-02-17 1994-02-17 영상메모리의 데이타 혼선방지회로 KR0139887B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019940002793A KR0139887B1 (ko) 1994-02-17 1994-02-17 영상메모리의 데이타 혼선방지회로
US08/390,475 US5646700A (en) 1994-02-17 1995-02-17 Simultaneous write/read control apparatus for first-in-first-out memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940002793A KR0139887B1 (ko) 1994-02-17 1994-02-17 영상메모리의 데이타 혼선방지회로

Publications (2)

Publication Number Publication Date
KR950026291A KR950026291A (ko) 1995-09-18
KR0139887B1 true KR0139887B1 (ko) 1999-02-18

Family

ID=19377307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940002793A KR0139887B1 (ko) 1994-02-17 1994-02-17 영상메모리의 데이타 혼선방지회로

Country Status (2)

Country Link
US (1) US5646700A (ko)
KR (1) KR0139887B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0154998B1 (ko) * 1994-10-13 1998-11-16 김광호 영상메모리의 데이타 혼선방지회로
GB2312058B (en) * 1996-04-12 2000-08-09 Sony Uk Ltd Data buffer
KR100282389B1 (ko) * 1997-12-31 2001-02-15 구자홍 에이치디티브이 비디오 디코더의 메모리 제어 방법
US6622198B2 (en) * 2000-08-31 2003-09-16 United Memories, Inc. Look-ahead, wrap-around first-in, first-out integrated (FIFO) circuit device architecture
TWI566229B (zh) * 2015-06-03 2017-01-11 友達光電股份有限公司 顯示裝置之時序控制器及其操作方法
US10585623B2 (en) 2015-12-11 2020-03-10 Vivante Corporation Software defined FIFO buffer for multithreaded access

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3041898A1 (de) * 1980-11-06 1982-06-09 Robert Bosch Gmbh, 7000 Stuttgart Synchronisiersystem fuer fernsehsignale
US4386367A (en) * 1981-06-26 1983-05-31 Tektronix, Inc. System and method for converting a non-interlaced video signal into an interlaced video signal
JP2925157B2 (ja) * 1989-02-28 1999-07-28 キヤノン株式会社 データ記憶装置
US5412481A (en) * 1992-02-24 1995-05-02 Samsung Electronics Co., Ltd. Time-base correction in a video recording/playback system
JP2790007B2 (ja) * 1993-07-29 1998-08-27 日本電気株式会社 画像メモリアクセス制御方式
US5452010A (en) * 1994-07-18 1995-09-19 Tektronix, Inc. Synchronizing digital video inputs

Also Published As

Publication number Publication date
KR950026291A (ko) 1995-09-18
US5646700A (en) 1997-07-08

Similar Documents

Publication Publication Date Title
KR0139887B1 (ko) 영상메모리의 데이타 혼선방지회로
KR850005934A (ko) 영상신호 처리장치
JP2002099270A (ja) 同期信号発生回路及びそれを用いた画像表示装置及び同期信号生成方法
JPH10260667A (ja) 映像表示装置
KR0154998B1 (ko) 영상메모리의 데이타 혼선방지회로
JPH05130568A (ja) ビデオ信号処理装置
US5402247A (en) Image reproduction speed conversion apparatus
JP4059307B2 (ja) 水平同期信号再生装置
SU1658204A1 (ru) Устройство дл отображени информации на экране телевизионного приемника
KR0159653B1 (ko) 비데오 카세트 레코더의 드럼 모터위상 검출용 비데오 테이프 제조장치 및 드럼 모터 위상 검사장치
JP3013357B2 (ja) ビデオ信号識別回路及び画像機器
JP2743041B2 (ja) 画像表示装置
JPH0721944B2 (ja) フレ−ム同期検出方式
KR920010322B1 (ko) 고선명 tv의 프레임펄스 검출회로
JPS6126869B2 (ko)
JP2957870B2 (ja) ビデオテープレコーダ
KR950013062B1 (ko) 메모리 액세스시 지연 보상회로
KR910001220B1 (ko) 흑백 정지화상의 기록 및 재생회로
JP3629651B2 (ja) フィールド判別回路
JP3348308B2 (ja) フレーム同期信号分離回路
JPH06311445A (ja) 映像信号のモード判別装置および再生装置ならびに映像信号のモード判別方法および再生方法
KR910003631A (ko) 기록 장치를 가진 헤드를 위치 결정하는 서보 시스템
KR940007846A (ko) 디지탈 데이타의 동기신호 제어회로
JPH0581113B2 (ko)
KR970057709A (ko) 감시용 디지털 영상 재생 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060227

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee