JP4784954B2 - データ転送機構 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像データを転送するデータ転送機構に関する。
【０００２】
【従来の技術】
ディジタル・ビデオ・カメラなどで撮像した画像信号は、デジタル信号に変換された後、画素補間、色空間変換、輪郭強調およびフィルタリングなどの種々の画像処理を施されて液晶モニターなどの表示装置に表示される。表示装置にその画像を縮小表示または拡大表示する場合は、前記画像処理を施された画像データに対して、所定数の水平ラインまたは垂直ラインを間引いたり、または水平ライン間または垂直ライン間に線形補間法などで補間ラインを内挿したりする解像度変換が施される。
【０００３】
このような解像度変換部を備えた画像処理回路はチップ化（集積回路化）されており、複数本の水平ラインもしくは垂直ラインの画素データを用いて補間ラインを創り出すために、最低でもライン２本分の画素データを格納できる２本のライン・メモリを搭載しているのが一般的である。図１０は、このような画像処理回路１００、主メモリ１０１およびＤＭＡコントローラ１０２からなる従来のデータ転送機構の一例を示す概略ブロック図である。画像処理回路１００は、解像度変換部１０５と、この解像度変換部１０５に出力する画素データを蓄積する２本のライン・メモリ（ＦＩＦＯメモリ）１０４Ａ，１０４Ｂとを備えている。また、セレクタ１０３Ａ，１０３Ｂは、解像度変換部１０５から伝達されるライン信号ＳＬＮのレベルに応じて入力端子を、「０」側端子および「１」側端子の何れかに切り換える。また図示しないが、主メモリ１０１、ＤＭＡコントローラ１０２および画像処理回路１００はデータ・バスを介して相互接続されている。
【０００４】
解像度変換部１０５は、ライン・メモリ１０４Ａから出力される第１入力ラインの画素データと、ライン・メモリ１０４Ｂから出力される第２入力ラインの画素データとを用いて補間画素データを算出し、これら補間画素データからなる補間ラインを出力する。例えば、画像データを垂直方向に４倍に拡大する場合、解像度変換部１０５は、２本の入力ラインの組から、各入力ライン間に２本の補間ラインを内挿する。また解像度変換部１０５は、同じ入力ラインの組を繰り返し利用する時は「Ｈ（High）」レベルのライン信号ＳＬＮを出力し、入力ラインの組を次に切り換える時は「Ｌ（Low）」レベルのライン信号ＳＬＮを出力する。
【０００５】
前記ライン信号ＳＬＮのレベルが「Ｌ」の時、ＤＭＡコントローラ１０２は前記バッファ領域１０１ａに格納された画素データを水平ライン毎に読み出してセレクタ１０３ＡにＤＭＡ転送するように制御される。セレクタ１０３Ａは、ＤＭＡコントローラ１０２により転送された画素データを「０」側端子から取り込んでライン・メモリ１０４Ａに出力し、ライン・メモリ１０４Ａは、入力する画素データを一時記憶した後に第１入力ラインの画素データとして解像度変換部１０５に出力する。またライン・メモリ１０４Ａから出力された画素データは分岐されてセレクタ１０３Ｂにも出力される。またセレクタ１０３Ｂは、ライン・メモリ１０４Ａから入力する画素データを「０」側端子から取り込んでライン・メモリ１０４Ｂに出力し、ライン・メモリ１０４Ｂは、入力する画素データを一時記憶した後に第２入力ラインの画素データとして解像度変換部１０５に出力する。
【０００６】
他方、ライン信号ＳＬＮのレベルが「Ｈ」の時、すなわち解像度変換部１０５への入力ラインの組を同じにする時は、ライン・メモリ１０４Ａから出力された第１入力ラインの画素データは分岐されてセレクタ１０３Ａの「１」側端子に入力し、セレクタ１０３Ａはその画素データをライン・メモリ１０４Ａに出力して帰還させる。また、ライン・メモリ１０４Ｂから出力された第２入力ラインの画素データも同様に分岐されてセレクタ１０３Ｂの「１」側端子に入力し、セレクタ１０３Ｂはその画素データをライン・メモリ１０４Ｂに出力して帰還させる。これにより、同一の入力ラインの組の画素データを繰り返し解像度変換部１０５に入力させることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述の従来のデータ転送機構では、２本のライン・メモリ１０４Ａ，１０４Ｂを使用するため、画像処理回路１００の電力消費量が多大となるという問題があった。特に画像処理回路１００をチップ化した場合、その画像処理回路１００のチップ面積も大きくなり且つ製造コストも増大してしまう。
【０００８】
そこで、本発明が解決しようとするところは、解像度変換部へのデータ転送に使用するライン・メモリの本数を１本のみにすることで、電力消費量や製造コストの低減を実現し得るデータ転送機構を提供する点にある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明は、記憶部に格納された画像データをライン毎に読出して第１および第２の入力ラインの画素データとして、解像度変換を実行する解像度変換部に出力するデータ転送機構であって、第１端子から入力される画像データと第２端子から入力される画像データとの何れかを選択して出力する選択手段と、前記選択手段から入力された画像データを一時記憶した後に、当該画像データを前記選択手段の第１端子に帰還させるとともに、当該画像データを前記解像度変換部に出力するライン・メモリと、前記記憶部から前記解像度変換部に、画像データを前記第１の入力ラインの画素データとして転送するとともに、前記記憶部から前記選択手段の第２端子に、当該画像データを転送するデータ転送制御部とを備え、前記解像度変換部で使用する２本の前記入力ラインの組が同一の期間、前記データ転送制御部は同一ラインの画素データを繰り返し転送し、且つ、前記選択手段は前記第１端子から入力される帰還した画像データを選択して出力し、前記ライン・メモリは、当該帰還した画像データを前記第２の入力ラインの画素データとして前記解像度変換部に出力し、前記解像度変換部で使用する２本の前記入力ラインの組を切り換えるときは、前記選択手段は前記第２端子から入力される画像データを選択して出力することによって、前記記憶部から転送された前記同一ラインの画素データを前記ライン・メモリに記憶させ、前記ライン・メモリは、記憶した当該画素データを前記第２の入力ラインの画素データとして前記解像度変換部に出力し、且つ、前記データ転送制御部は、前記ライン・メモリが記憶したラインの次のラインの画素データを転送する、ことを特徴とするものである。
【００１０】
また請求項２に係る発明は、請求項１記載のデータ転送機構であって、前記データ転送制御部としてＤＭＡ（ダイレクト・メモリ・アクセス）コントローラを用いてなるものである。
【００１１】
そして請求項３に係る発明は、請求項２記載のデータ転送機構であって、前記ＤＭＡコントローラは、前記記憶部に格納された前記画像データのアドレスを指定するＤＭＡチャンネルと、該ＤＭＡチャンネルで指定された前記アドレスに対応するデータをＤＭＡ転送させるメモリコントロール回路と、を備えており、前記ＤＭＡチャンネルは、前記記憶部に格納された前記画像データの所定の開始アドレスを起点とし、所定の終了アドレスに至るまで順次変化させたアドレスを出力するアドレスカウンタと、前記アドレスカウンタにおける前記アドレスの順次変化と同期して計数した計数値を出力し、且つ前記計数値が前記画像データの１ラインの画素数に対応するアドレス長を示すオフセット値に到達した時に当該計数値をリセットするローカルカウンタと、を備え、前記解像度変換部で使用する２本の前記入力ラインの組が同一の期間、前記アドレスカウンタは、前記計数値が前記オフセット値に到達する度に当該アドレスから前記オフセット値を減算したアドレスを起点とし、前記解像度変換部で使用する２本の前記入力ラインの組を切り換える時は、前記アドレスカウンタは、前記計数値が前記オフセット値に到達する度に当該アドレスに次のラインの先頭アドレスへ遷移するのに必要なアドレス長を加算したアドレスを起点とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態に係るデータ転送機構について説明する。
【００１３】
図１は、本発明の実施の形態に係るデータ転送機構を示す概略構成図である。このデータ転送機構は、プログレッシブ（順次走査）形式またはインターレース（飛越し走査）形式の画像データを一時記憶する主メモリ（記憶部）２と、この主メモリ２に記憶された画像データを水平ライン毎に画像処理回路１に向けてＤＭＡ転送するＤＭＡコントローラ３と、このＤＭＡコントローラ３により主メモリ２のバッファ領域２ａから転送された水平ライン１本分の画素データを一時記憶した後に解像度変換部６に出力するライン・メモリ（ＦＩＦＯメモリ）５と、セレクタ４とから構成されている。
【００１４】
前記主メモリ２のバッファ領域２ａには、ビデオ信号に対して画素補間処理や色空間変換処理、ガンマ補正処理などを施して得られる画像データが格納されている。
【００１５】
また、前記セレクタ４は、解像度変換部６から出力されるライン信号ＳＬＮのレベルが「Ｈ」、「Ｌ」の何れかに応じて、「１」側端子と「０」側端子との何れかを選択するように制御される。ライン信号ＳＬＮのレベルが「Ｈ」の時、セレクタ４は、ライン・メモリ５から出力され分岐した第２入力ラインの画素データを「１」側端子から取り込みライン・メモリ５に出力して帰還させる。またライン信号ＳＬＮのレベルが「Ｌ」の時には、セレクタ４は、ＤＭＡコントローラ３によりバッファ領域２ａから転送された画像データを「０」側端子から取り込んでライン・メモリ５に出力し記憶させる。
【００１６】
また画像処理回路１は、セレクタ４、ライン・メモリ５、および解像度変換部６を備えており、集積回路化（チップ化）されたものである。解像度変換部６は、図２に示すように、画像データの拡大率または縮小率に応じて第１入力ラインおよび第２入力ラインにそれぞれ重み付け（乗算）する補間係数α，βを生成出力する補間係数算出部６Ａと、補間係数αを重み付けした第１入力ラインの画素データと補間係数βを重み付けした第２入力ラインの画素データとを平均化して得られる補間画素データからなる補間ラインを出力する画素補間部６Ｂとを有する。補間係数算出部６Ａは、第１入力ラインと第２入力ラインとの組として同じラインの組を繰り返し画素補間部６Ｂに入力させる時は「Ｈ」レベルのライン信号ＳＬＮを、他方、第１入力ラインと第２入力ラインとの組を次に切り換える時には「Ｌ」レベルのライン信号ＳＬＮをＤＭＡコントローラ３とセレクタ４とに出力する。尚、前記補間画素データは、画素補間部６Ｂに入力する画像データの各色成分について算出される。例えば、その画像データが、ＮＴＳＣ（National Television System Commitee）方式で採用されているＹＣｂＣｒ成分やＹＵＶ成分、ＹＩＱ成分などの色空間成分からなる場合は、画素補間部６Ｂは各色成分について補間画素データを算出する。
【００１７】
このようなデータ転送機構の動作を以下に説明する。ＤＭＡコントローラ３は「Ｈ」レベルのライン信号ＳＬＮを受けている期間は、バッファ領域２ａからセレクタ４に向けて同一ラインの画素データを繰り返し転送する。その画素データは第１入力ラインの画素データとして直接（ライン・メモリ５を介すること無く）、解像度変換部６に入力する。一方、ライン・メモリ５は、記憶している画素データを第２入力ラインの画素データとして解像度変換部６に出力する。ライン・メモリ５から出力された画素データは分岐されてセレクタ４の「１」側端子からライン・メモリ５に帰還するから、ライン・メモリ５は同一ラインの画素データを繰り返し解像度変換部６に出力できる。従って、同一ラインの組の画素データを解像度変換部６に繰り返し出力することが可能となる。この時の第１入力ラインをｍ＋１番目ライン、第２入力ラインをｍ番目ラインと呼ぶものとする。
【００１８】
次に、ライン信号ＳＬＮのレベルを「Ｈ」から「Ｌ」に変化させると、セレクタ４は「０」側端子を選択し、バッファ領域２ａから転送されたｍ＋１番目ラインの画素データをライン・メモリ５に出力する。ライン・メモリ５は、ｍ番目ラインの画素データを解像度変換部６に出力しつつ、入力するｍ＋１番目ラインの画素データを記憶する。他方、ＤＭＡコントローラ３は「Ｌ」レベルのライン信号ＳＬＮを受けて、次のｍ＋２番目ラインの画素データの転送を開始する。前記ライン・メモリ５に１ライン分の画素データが記憶された後に、ライン信号ＳＬＮのレベルを「Ｌ」から「Ｈ」に変化させると、ライン・メモリ５はｍ＋１番目ラインの画素データを繰り返し出力するようになり、ＤＭＡコントローラ３はｍ＋２番目ラインの画素データをバッファ領域２ａから読み出して繰り返し転送する。従って、解像度変換部６に入力させる水平ラインの組を次の組に切り換えることが可能となる。
【００１９】
次に、上記解像度変換部６における解像度変換処理を以下に詳説する。図３〜図５は、画像データを垂直方向に２倍に拡大する場合に解像度変換部６で生成される補間ラインの例を示す説明図である。図３は、ライン番号ＮＬ＝０，２，…，２ｋ（ｋ：０以上の整数）を付された偶数フィールドの入力ラインを解像度変換して得られる補間ラインを示す図、図４は、ライン番号ＮＬ＝１，３，…，２ｋ＋１を付された奇数フィールドの入力ラインを解像度変換して得られる補間ラインを示す図である。また図５は、図３および図４に示す補間ラインを合成した合成フレームを示す図である。
【００２０】
図３に示すように、第１入力ラインと第２入力ラインとの組をライン番号ＮＬの組（Ｘ，Ｙ）で表すとすれば、最初の組（２，０）を除いて、（４，２）、（６，４）、（８，６）…の各組からそれぞれ２本の補間ラインが形成される。これら補間ラインの位置は、第１入力ラインと第２入力ラインとの間における、補間係数βと補間係数αとの内分比で表す位置である。図３の場合、補間ラインは第１入力ラインと第２入力ライン間に１：１および０：１の内分比の位置に引かれる。例えば、２番目ライン（第１入力ライン）と０番目ライン（第２入力ライン）とにそれぞれ重み付ける補間係数α、βの比は１：１であるから、両ラインから生成される補間ラインＥ２ａは、０番目ラインと１番目ライン間の中間位置に引かれている。また、４番目ライン（第１入力ライン）と２番目ライン（第２入力ライン）とにそれぞれ重み付ける補間係数α，βの比は０：１と１：１であるから、補間ラインＥ４ａは２番目ラインと同じ水平位置に引かれ、補間ラインＥ４ｂは両ライン間の中間位置に引かれる。
【００２１】
他方、図４に示す奇数フィールドの場合、最初の組（１，−１）を除いて、（３，１）、（５，３）、（７，５）…の各組からそれぞれ２本の補間ラインが形成される。尚、−１番目ライン（ＮＬ＝−１）は、当該ライン上の全画素値が零値からなる便宜上設けた仮想ラインである。図４の場合、補間ラインは、第１入力ラインと第２入力ライン間に１：３および３：１の内分比の位置に引かれている。例えば、３番目ライン（第１入力ライン）と１番目ライン（第２入力ライン）とにそれぞれ重み付ける補間係数α，βの比は１：３と３：１であるから、これら比を内分比とした各位置に補間ラインＯ３ａ，Ｏ３ｂが引かれている。
【００２２】
従って、図５に示すように、図３に示す偶数フィールドから形成される補間ラインと図４に示す奇数フィールドから形成される補間ラインとを合成すると、各補間ラインの間隔が等間隔となる補間フレームを形成できる。
【００２３】
次に、上記ＤＭＡコントローラ３について詳説する。図６は、このＤＭＡコントローラ３を示す概略ブロック図である。このＤＭＡコントローラ３は、アービタ（調停回路）９、メモリ・コントロール回路ＭＣ１、そして２つのＤＭＡチャンネルＣＨ０，ＣＨ１を備えている。またアービタ９とメモリ・コントロール回路ＭＣ１は、ＣＰＵ７，画像処理回路１および主メモリ２と共にメイン・バス８に接続されている。このようなＤＭＡコントローラ３によるＤＭＡ転送処理は次の通りである。アービタ９は画像処理回路１からＤＭＡ転送要求を受けると、ＤＭＡチャンネルＣＨｎ（ｎ：０または１）に対して「Ｈ」レベルの作動信号ＡＣＫを発し、画像処理回路１と主メモリ２上のバッファ領域２ａとの間のデータ転送にＤＭＡチャンネルＣＨｎを割り当てる。ここで、アービタ９が複数のＤＭＡ転送要求を同時に受けたり、ＣＰＵ７による主メモリ２へのアクセスが発生していた場合には、予め定めた規則に従って各ＤＭＡ転送要求の優先順位を決定しこの優先順次に従った作動信号ＡＣＫを出力する。この作動信号ＡＣＫを受けたＤＭＡチャンネルＣＨｎは、当該バッファ領域２ａに記憶した画像データのアドレスを順次生成しこれをアービタ９に出力する。
【００２４】
アービタ９は、メモリ・コントローラ回路ＭＣ１に、前記ＤＭＡチャンネルＣＨｎから出力されたアドレスとメイン・バス８の使用を許可する旨の制御信号とを出力する。メモリ・コントローラ回路ＭＣ１は、前記制御信号によりメイン・バス８を獲得すると共に、前記バッファ領域２ａ上の当該アドレスに記憶された画素データを読み出して画像処理回路１にＤＭＡ転送させる。
【００２５】
図７は、上記ＤＭＡチャンネルＣＨｎの概略構成を示す回路図である。ＤＭＡチャンネルＣＨｎは、主メモリ２のバッファ領域２ａにおける転送開始アドレスＡｓを格納するレジスタ３０と、そのバッファ領域２ａにおける転送終了アドレスＡｅを格納するレジスタ３１とを備えており、これら転送開始アドレスＡｓと転送終了アドレスＡｅとはＣＰＵ７から転送されて記憶される。
【００２６】
またＤＭＡチャンネルＣＨｎは、動作タイミングを規定する外部クロック信号ＣＬＫを受けて動作するアドレスカウンタ２０とローカルアドレスカウンタ２１とを備えている。アドレスカウンタ２０は、後述するように、レジスタ３０に格納された転送開始アドレスＡｓを起点とし、転送終了アドレスＡｅに到達するまで順次増分して当該バッファ領域２ａ上のアドレスを生成出力する。このアドレスカウンタ２０から出力されたアドレスはアービタ９に出力され、アービタ９は当該アドレスに記憶されたデータに対して上述のＤＭＡ転送処理を実行する。尚、本発明において「増分」とは正または負の方向に当該量を変化（インクリメントまたはデクリメント）させることを意味する。
【００２７】
上記ＤＭＡコントローラ３の動作期間にはＣＰＵ７から「Ｈ」レベルの制御信号ＥＢＬがセレクタ２８に出力される。セレクタ２８は、この制御信号ＥＢＬが入力する間は「１」側端子を選択して比較回路２６から出力された値をアドレスカウンタ２０に出力するが、この制御信号ＥＢＬが入力する前に「０」側端子を選択してレジスタ３０に記憶された転送開始アドレスＡｓをアドレスカウンタ２０に出力する。
【００２８】
上記アドレスカウンタ２０から出力されたアドレスは比較回路３２にも伝達される。比較回路３２は、レジスタ３１に記憶した転送終了アドレスＡｅとアドレスカウンタ２０から伝達したアドレスとを比較し、双方が一致した時、すなわち当該アドレスが転送終了アドレスＡｅに到達した時に「Ｈ」レベルの比較信号をインバータ３３に出力する。インバータ３３は、前記比較信号を反転させた「Ｌ」レベルの反転信号をＡＮＤ素子３４に出力する。よって、この時、ＡＮＤ素子３４からは「Ｌ」レベル信号がアドレスカウンタ２０とローカルアドレスカウンタ２１とのイネーブル端子に入力するため、アドレスカウンタ２０とローカルアドレスカウンタ２１は共に動作を停止する。
【００２９】
またレジスタ２２には、上記画像データの水平ラインの最終アドレスから次の水平ラインの先頭アドレスへ遷移するのに必要なアドレス長を示すオフセット値がＣＰＵ７から伝達され格納されている。またレジスタ２３には、上記画像データの水平画素数（水平ラインの画素数）に対応するアドレス長を示す有効アドレス長がＣＰＵ７から伝達され格納されている。
【００３０】
またセレクタ２４は、解像度変換部６に入力させる水平ラインの組を次の組に切り換えるためライン信号ＳＬＮが「Ｌ」レベルにされた時、「０」側端子を選択し、前記レジスタ２２から伝達されたオフセット値を加算回路２５に出力する。他方、入力するライン信号ＳＬＮが「Ｈ」レベルの時、すなわち解像度変換部６に同一の水平ラインの組を入力させる時、セレクタ２４は、「１」側端子を選択し、乗算回路２７から出力される乗算値を加算回路２５に出力する。尚、乗算回路２７は、レジスタ２３から入力する有効アドレス長の符号をマイナス符号に変換してセレクタ２４に出力するものである。
【００３１】
また、上記ローカルアドレスカウンタ２１は、アドレスカウンタ２０におけるアドレスの増分動作と同期して計数して得られる計数値を比較回路２６に出力する。比較回路２６は、前記計数値と、レジスタ２３から読み込んだ有効アドレス長とを比較し、双方が一致した時、すなわちその計数値が有効アドレス長に到達した時に「Ｈ」レベルの比較信号ＲＳＴをアドレスカウンタ２０とローカルアドレスカウンタ２１とに出力する。アドレスカウンタ２０に入力する比較信号ＲＳＴはセレクタ２８から伝達された値を読み込ませる制御信号であり、またローカルアドレスカウンタ２１のリセット端子に入力する比較信号ＲＳＴは前記計数値を零値にリセットさせる制御信号である。
【００３２】
このようなＤＭＡチャンネルＣＨｎを有するＤＭＡコントローラ３の動作を、図８のタイミングチャートと図９の画像データ４０とを参照しつつ以下に詳説する。図８は、図９に示す画像データ４０を垂直方向に２倍に拡大する場合のタイミングチャートであり、図８中、アドレスカウンタ２０から出力されるアドレス（ＱＡＤ）とローカルアドレスカウンタ２１から出力される計数値（ＱＬＣ）とは、便宜上、"０００"，"００１"，"００２"，…のように十進数で表現される。
【００３３】
また、図９に示すように、上記バッファ領域２ａに格納され転送される画像データ４０は水平画素数×垂直画素数＝４×５のサイズをもち、ライン番号ＮＬは十進数で表現されるものとする。例えば、ライン番号ＮＬが"０００"の水平ラインの画素データは"０００"，"００１"，"００２"，"００３"のアドレスをもつ４画素からなり、ライン番号ＮＬが"００１"の水平ラインの画素データは"００６"，"００７"，"００８"，"００９"のアドレスをもつ４画素からなる。尚、各水平ラインの最終アドレスから次の水平ラインの先頭アドレスに遷移するのに必要なアドレス長（オフセット値）を"００３"に設定した。
【００３４】
先ず、レジスタ３０，３１にそれぞれ、画像データ４０の転送開始アドレスＡｓ（"０００"）および転送終了アドレスＡｅ（"０２７"）が転送されて記憶される。またレジスタ２２にオフセット値（"００３"）が転送され、レジスタ２３には有効アドレス長（"００３"）が転送されて記憶される。次にセレクタ２８は、前記レジスタ３０から伝達された転送開始アドレスＡｓを「０」側端子から読み込むとこれをアドレスカウンタ２０に出力する。その後、ＤＭＡコントローラ３の動作期間中、セレクタ２８には制御信号ＥＢＬが供給されて「１」側端子を選択せしめる。またアドレスカウンタ２０はその転送開始アドレスＡｓを起点として順次増分したアドレスを生成し、これをアービタ９および比較回路３２に出力する。
【００３５】
一方、ローカルアドレスカウンタ２１は、アドレスカウンタ２０の増分動作と同期して計数値ＱＬＣを出力して比較回路２６に出力するから、比較回路２６は、計数値ＱＬＣがレジスタ２３から伝達された有効アドレス長と一致した時点で、図８に示すような「Ｈ」レベルの比較信号ＲＳＴを出力する。ローカルアドレスカウンタ２１は、その比較信号ＲＳＴがリセット端子に入力すると、計数値ＱＬＣを"０００"にリセットして計数動作を続行する。
【００３６】
よって、図８に示すように比較信号ＲＳＴが出力される迄、アドレスカウンタ２０はライン番号ＮＬが"０００"の水平ラインの"０００"〜"００３"のアドレスＱＡＤを出力する。ＤＭＡコントローラ３は、バッファ領域２ａ上のこれらアドレスに対応する画素データを第１入力ラインの画素データとして画像処理回路１に向けて転送する。
【００３７】
尚、図８に示すアドレスＰＡＤは、解像度変換部６に入力する第１入力ラインの画素データのアドレスを示している。ライン信号ＳＬＮの発生タイミングは、アドレスＱＡＤの発生タイミングと比べてＦＩＦＯメモリ５の処理に起因する時間Δだけ遅延するように制御される。アドレスＰＡＤのタイミングはライン信号ＳＬＮの発生タイミングと同期する。
【００３８】
また図８に示すように、前記比較信号ＲＳＴの発生時、上記解像度変換部６から出力されるライン信号ＳＬＮのレベルは「Ｈ」であるから、この時、セレクタ２４は「１」側端子を選択し、乗算回路２７から出力された"−００３"の値を加算回路２５に出力する。加算回路２５は、"−００３"の値とアドレスＱＡＤ（"００３"）とを加算した加算値（"０００"）をアドレスカウンタ２０に出力する。そしてアドレスカウンタ２０は、比較信号ＲＳＴを受けて前記加算値を読み込み、この加算値を起点として順次増分したアドレス"０００"〜"００３"を出力する。
【００３９】
次に、図８に示すように比較回路２６から「Ｈ」レベルの比較信号ＲＳＴが出力された時、解像度変換部６から出力されるライン信号ＳＬＮのレベルは「Ｌ」であるから、セレクタ２４は「０」側端子を選択し、レジスタ２２に格納されたオフセット値（"００３"）を読み込み、これを加算回路２５に出力する。加算回路２５はアドレスＱＡＤとオフセット値との加算値（"００６"）をアドレスカウンタ２０に出力する。この加算値は、ライン番号ＮＬが"００１"の次の水平ラインの先頭アドレスを示す値である。そしてアドレスカウンタ２０は、その先頭アドレスを起点として"００６"〜"００９"のアドレスＱＡＤを順次生成して出力する。従って、ＤＭＡコントローラ３により転送されたこれらアドレスに対応する画素データは、第１入力ラインの画素データとして画像処理回路１にＤＭＡ転送される。この後にライン信号ＳＬＮのレベルは「Ｌ」から「Ｈ」に変化する。
【００４０】
以上のような動作を続行すると、アドレスカウンタ２０は"０１２"〜"０２７"のアドレスＱＡＤを出力し、その後、比較回路３２はレジスタ３１に記憶された転送終了アドレスＡｅとアドレスＱＡＤとを比較し「Ｈ」レベルの比較信号をインバータ３３に出力し、インバータ３３は「Ｌ」レベル信号をＡＮＤ素子３４に出力する。そしてＡＮＤ素子３４は「Ｌ」レベル信号をアドレスカウンタ２０とローカルアドレスカウンタ２１とのイネーブル端子に出力するから、アドレスカウンタ２０とローカルアドレスカウンタ２１とはそれぞれ増分動作および計数動作を終了する。
【００４１】
このように本実施の形態に係るデータ転送機構によれば、１本のライン・メモリ５とＤＭＡコントローラ３とを用いるだけで、解像度変換部６に２本の入力ラインの画素データを入力させることができ、２本のライン・メモリを用いていた従来技術と比べると、電力消費量を大幅に低減することが可能となる。また、従来技術と比べると、画像処理回路１のチップ面積を小さくでき且つ画像処理回路１の製造コストを低減することが可能である。
【００４２】
【発明の効果】
以上の如く、請求項１に係るデータ転送機構によれば、１本のライン・メモリと上記データ転送制御部とを用いることで２本の入力ラインの画素データを解像度変換部に出力できるため、２本のライン・メモリを用いていた従来技術と比べると、電力消費量を大幅に低減することが可能となる。また、ライン・メモリが１本減るため製造コストを低減することが可能とある。
【００４３】
また請求項２によれば、上記記憶部から高速で且つ効率良くデータをＤＭＡ転送することが可能となる。
【００４４】
そして請求項３によれば、上記アドレスカウンタと上記ローカルカウンタを使用することで、上記解像度変換部で使用する２本の入力ラインの組が同一の期間は、同一ラインの画素データのアドレスを自動的に繰り返し指定でき、また上記解像度変換部で使用する２本の入力ラインの組を次に切り換える時には、次のラインの画素データのアドレスを容易に指定することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデータ転送機構を示す概略構成図である。
【図２】解像度変換部の概略構成を示す機能ブロック図である。
【図３】偶数フィールドの解像度変換を説明するための図である。
【図４】奇数フィールドの解像度変換を説明するための図である。
【図５】解像度変換後の偶数フィールドおよび奇数フィールドを合成した補間フレームを示す説明図である。
【図６】本実施の形態に係るデータ転送機構で用いるＤＭＡコントローラを示す機能ブロック図である。
【図７】本実施の形態に係るデータ転送機構で用いるＤＭＡチャンネルを示す回路図である。
【図８】ＤＭＡチャンネルの動作を説明するためのタイミングチャートである。
【図９】ＤＭＡ転送される画像データの例を示す図である。
【図１０】従来のデータ転送機構を示す概略構成図である。
【符号の説明】
１ 画像処理回路
２ 主メモリ
３ ＤＭＡコントローラ
５ ライン・メモリ
６ 解像度変換部
９ アービタ
【発明の属する技術分野】
本発明は、画像データを転送するデータ転送機構に関する。
【０００２】
【従来の技術】
ディジタル・ビデオ・カメラなどで撮像した画像信号は、デジタル信号に変換された後、画素補間、色空間変換、輪郭強調およびフィルタリングなどの種々の画像処理を施されて液晶モニターなどの表示装置に表示される。表示装置にその画像を縮小表示または拡大表示する場合は、前記画像処理を施された画像データに対して、所定数の水平ラインまたは垂直ラインを間引いたり、または水平ライン間または垂直ライン間に線形補間法などで補間ラインを内挿したりする解像度変換が施される。
【０００３】
このような解像度変換部を備えた画像処理回路はチップ化（集積回路化）されており、複数本の水平ラインもしくは垂直ラインの画素データを用いて補間ラインを創り出すために、最低でもライン２本分の画素データを格納できる２本のライン・メモリを搭載しているのが一般的である。図１０は、このような画像処理回路１００、主メモリ１０１およびＤＭＡコントローラ１０２からなる従来のデータ転送機構の一例を示す概略ブロック図である。画像処理回路１００は、解像度変換部１０５と、この解像度変換部１０５に出力する画素データを蓄積する２本のライン・メモリ（ＦＩＦＯメモリ）１０４Ａ，１０４Ｂとを備えている。また、セレクタ１０３Ａ，１０３Ｂは、解像度変換部１０５から伝達されるライン信号ＳＬＮのレベルに応じて入力端子を、「０」側端子および「１」側端子の何れかに切り換える。また図示しないが、主メモリ１０１、ＤＭＡコントローラ１０２および画像処理回路１００はデータ・バスを介して相互接続されている。
【０００４】
解像度変換部１０５は、ライン・メモリ１０４Ａから出力される第１入力ラインの画素データと、ライン・メモリ１０４Ｂから出力される第２入力ラインの画素データとを用いて補間画素データを算出し、これら補間画素データからなる補間ラインを出力する。例えば、画像データを垂直方向に４倍に拡大する場合、解像度変換部１０５は、２本の入力ラインの組から、各入力ライン間に２本の補間ラインを内挿する。また解像度変換部１０５は、同じ入力ラインの組を繰り返し利用する時は「Ｈ（High）」レベルのライン信号ＳＬＮを出力し、入力ラインの組を次に切り換える時は「Ｌ（Low）」レベルのライン信号ＳＬＮを出力する。
【０００５】
前記ライン信号ＳＬＮのレベルが「Ｌ」の時、ＤＭＡコントローラ１０２は前記バッファ領域１０１ａに格納された画素データを水平ライン毎に読み出してセレクタ１０３ＡにＤＭＡ転送するように制御される。セレクタ１０３Ａは、ＤＭＡコントローラ１０２により転送された画素データを「０」側端子から取り込んでライン・メモリ１０４Ａに出力し、ライン・メモリ１０４Ａは、入力する画素データを一時記憶した後に第１入力ラインの画素データとして解像度変換部１０５に出力する。またライン・メモリ１０４Ａから出力された画素データは分岐されてセレクタ１０３Ｂにも出力される。またセレクタ１０３Ｂは、ライン・メモリ１０４Ａから入力する画素データを「０」側端子から取り込んでライン・メモリ１０４Ｂに出力し、ライン・メモリ１０４Ｂは、入力する画素データを一時記憶した後に第２入力ラインの画素データとして解像度変換部１０５に出力する。
【０００６】
他方、ライン信号ＳＬＮのレベルが「Ｈ」の時、すなわち解像度変換部１０５への入力ラインの組を同じにする時は、ライン・メモリ１０４Ａから出力された第１入力ラインの画素データは分岐されてセレクタ１０３Ａの「１」側端子に入力し、セレクタ１０３Ａはその画素データをライン・メモリ１０４Ａに出力して帰還させる。また、ライン・メモリ１０４Ｂから出力された第２入力ラインの画素データも同様に分岐されてセレクタ１０３Ｂの「１」側端子に入力し、セレクタ１０３Ｂはその画素データをライン・メモリ１０４Ｂに出力して帰還させる。これにより、同一の入力ラインの組の画素データを繰り返し解像度変換部１０５に入力させることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述の従来のデータ転送機構では、２本のライン・メモリ１０４Ａ，１０４Ｂを使用するため、画像処理回路１００の電力消費量が多大となるという問題があった。特に画像処理回路１００をチップ化した場合、その画像処理回路１００のチップ面積も大きくなり且つ製造コストも増大してしまう。
【０００８】
そこで、本発明が解決しようとするところは、解像度変換部へのデータ転送に使用するライン・メモリの本数を１本のみにすることで、電力消費量や製造コストの低減を実現し得るデータ転送機構を提供する点にある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明は、記憶部に格納された画像データをライン毎に読出して第１および第２の入力ラインの画素データとして、解像度変換を実行する解像度変換部に出力するデータ転送機構であって、第１端子から入力される画像データと第２端子から入力される画像データとの何れかを選択して出力する選択手段と、前記選択手段から入力された画像データを一時記憶した後に、当該画像データを前記選択手段の第１端子に帰還させるとともに、当該画像データを前記解像度変換部に出力するライン・メモリと、前記記憶部から前記解像度変換部に、画像データを前記第１の入力ラインの画素データとして転送するとともに、前記記憶部から前記選択手段の第２端子に、当該画像データを転送するデータ転送制御部とを備え、前記解像度変換部で使用する２本の前記入力ラインの組が同一の期間、前記データ転送制御部は同一ラインの画素データを繰り返し転送し、且つ、前記選択手段は前記第１端子から入力される帰還した画像データを選択して出力し、前記ライン・メモリは、当該帰還した画像データを前記第２の入力ラインの画素データとして前記解像度変換部に出力し、前記解像度変換部で使用する２本の前記入力ラインの組を切り換えるときは、前記選択手段は前記第２端子から入力される画像データを選択して出力することによって、前記記憶部から転送された前記同一ラインの画素データを前記ライン・メモリに記憶させ、前記ライン・メモリは、記憶した当該画素データを前記第２の入力ラインの画素データとして前記解像度変換部に出力し、且つ、前記データ転送制御部は、前記ライン・メモリが記憶したラインの次のラインの画素データを転送する、ことを特徴とするものである。
【００１０】
また請求項２に係る発明は、請求項１記載のデータ転送機構であって、前記データ転送制御部としてＤＭＡ（ダイレクト・メモリ・アクセス）コントローラを用いてなるものである。
【００１１】
そして請求項３に係る発明は、請求項２記載のデータ転送機構であって、前記ＤＭＡコントローラは、前記記憶部に格納された前記画像データのアドレスを指定するＤＭＡチャンネルと、該ＤＭＡチャンネルで指定された前記アドレスに対応するデータをＤＭＡ転送させるメモリコントロール回路と、を備えており、前記ＤＭＡチャンネルは、前記記憶部に格納された前記画像データの所定の開始アドレスを起点とし、所定の終了アドレスに至るまで順次変化させたアドレスを出力するアドレスカウンタと、前記アドレスカウンタにおける前記アドレスの順次変化と同期して計数した計数値を出力し、且つ前記計数値が前記画像データの１ラインの画素数に対応するアドレス長を示すオフセット値に到達した時に当該計数値をリセットするローカルカウンタと、を備え、前記解像度変換部で使用する２本の前記入力ラインの組が同一の期間、前記アドレスカウンタは、前記計数値が前記オフセット値に到達する度に当該アドレスから前記オフセット値を減算したアドレスを起点とし、前記解像度変換部で使用する２本の前記入力ラインの組を切り換える時は、前記アドレスカウンタは、前記計数値が前記オフセット値に到達する度に当該アドレスに次のラインの先頭アドレスへ遷移するのに必要なアドレス長を加算したアドレスを起点とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態に係るデータ転送機構について説明する。
【００１３】
図１は、本発明の実施の形態に係るデータ転送機構を示す概略構成図である。このデータ転送機構は、プログレッシブ（順次走査）形式またはインターレース（飛越し走査）形式の画像データを一時記憶する主メモリ（記憶部）２と、この主メモリ２に記憶された画像データを水平ライン毎に画像処理回路１に向けてＤＭＡ転送するＤＭＡコントローラ３と、このＤＭＡコントローラ３により主メモリ２のバッファ領域２ａから転送された水平ライン１本分の画素データを一時記憶した後に解像度変換部６に出力するライン・メモリ（ＦＩＦＯメモリ）５と、セレクタ４とから構成されている。
【００１４】
前記主メモリ２のバッファ領域２ａには、ビデオ信号に対して画素補間処理や色空間変換処理、ガンマ補正処理などを施して得られる画像データが格納されている。
【００１５】
また、前記セレクタ４は、解像度変換部６から出力されるライン信号ＳＬＮのレベルが「Ｈ」、「Ｌ」の何れかに応じて、「１」側端子と「０」側端子との何れかを選択するように制御される。ライン信号ＳＬＮのレベルが「Ｈ」の時、セレクタ４は、ライン・メモリ５から出力され分岐した第２入力ラインの画素データを「１」側端子から取り込みライン・メモリ５に出力して帰還させる。またライン信号ＳＬＮのレベルが「Ｌ」の時には、セレクタ４は、ＤＭＡコントローラ３によりバッファ領域２ａから転送された画像データを「０」側端子から取り込んでライン・メモリ５に出力し記憶させる。
【００１６】
また画像処理回路１は、セレクタ４、ライン・メモリ５、および解像度変換部６を備えており、集積回路化（チップ化）されたものである。解像度変換部６は、図２に示すように、画像データの拡大率または縮小率に応じて第１入力ラインおよび第２入力ラインにそれぞれ重み付け（乗算）する補間係数α，βを生成出力する補間係数算出部６Ａと、補間係数αを重み付けした第１入力ラインの画素データと補間係数βを重み付けした第２入力ラインの画素データとを平均化して得られる補間画素データからなる補間ラインを出力する画素補間部６Ｂとを有する。補間係数算出部６Ａは、第１入力ラインと第２入力ラインとの組として同じラインの組を繰り返し画素補間部６Ｂに入力させる時は「Ｈ」レベルのライン信号ＳＬＮを、他方、第１入力ラインと第２入力ラインとの組を次に切り換える時には「Ｌ」レベルのライン信号ＳＬＮをＤＭＡコントローラ３とセレクタ４とに出力する。尚、前記補間画素データは、画素補間部６Ｂに入力する画像データの各色成分について算出される。例えば、その画像データが、ＮＴＳＣ（National Television System Commitee）方式で採用されているＹＣｂＣｒ成分やＹＵＶ成分、ＹＩＱ成分などの色空間成分からなる場合は、画素補間部６Ｂは各色成分について補間画素データを算出する。
【００１７】
このようなデータ転送機構の動作を以下に説明する。ＤＭＡコントローラ３は「Ｈ」レベルのライン信号ＳＬＮを受けている期間は、バッファ領域２ａからセレクタ４に向けて同一ラインの画素データを繰り返し転送する。その画素データは第１入力ラインの画素データとして直接（ライン・メモリ５を介すること無く）、解像度変換部６に入力する。一方、ライン・メモリ５は、記憶している画素データを第２入力ラインの画素データとして解像度変換部６に出力する。ライン・メモリ５から出力された画素データは分岐されてセレクタ４の「１」側端子からライン・メモリ５に帰還するから、ライン・メモリ５は同一ラインの画素データを繰り返し解像度変換部６に出力できる。従って、同一ラインの組の画素データを解像度変換部６に繰り返し出力することが可能となる。この時の第１入力ラインをｍ＋１番目ライン、第２入力ラインをｍ番目ラインと呼ぶものとする。
【００１８】
次に、ライン信号ＳＬＮのレベルを「Ｈ」から「Ｌ」に変化させると、セレクタ４は「０」側端子を選択し、バッファ領域２ａから転送されたｍ＋１番目ラインの画素データをライン・メモリ５に出力する。ライン・メモリ５は、ｍ番目ラインの画素データを解像度変換部６に出力しつつ、入力するｍ＋１番目ラインの画素データを記憶する。他方、ＤＭＡコントローラ３は「Ｌ」レベルのライン信号ＳＬＮを受けて、次のｍ＋２番目ラインの画素データの転送を開始する。前記ライン・メモリ５に１ライン分の画素データが記憶された後に、ライン信号ＳＬＮのレベルを「Ｌ」から「Ｈ」に変化させると、ライン・メモリ５はｍ＋１番目ラインの画素データを繰り返し出力するようになり、ＤＭＡコントローラ３はｍ＋２番目ラインの画素データをバッファ領域２ａから読み出して繰り返し転送する。従って、解像度変換部６に入力させる水平ラインの組を次の組に切り換えることが可能となる。
【００１９】
次に、上記解像度変換部６における解像度変換処理を以下に詳説する。図３〜図５は、画像データを垂直方向に２倍に拡大する場合に解像度変換部６で生成される補間ラインの例を示す説明図である。図３は、ライン番号ＮＬ＝０，２，…，２ｋ（ｋ：０以上の整数）を付された偶数フィールドの入力ラインを解像度変換して得られる補間ラインを示す図、図４は、ライン番号ＮＬ＝１，３，…，２ｋ＋１を付された奇数フィールドの入力ラインを解像度変換して得られる補間ラインを示す図である。また図５は、図３および図４に示す補間ラインを合成した合成フレームを示す図である。
【００２０】
図３に示すように、第１入力ラインと第２入力ラインとの組をライン番号ＮＬの組（Ｘ，Ｙ）で表すとすれば、最初の組（２，０）を除いて、（４，２）、（６，４）、（８，６）…の各組からそれぞれ２本の補間ラインが形成される。これら補間ラインの位置は、第１入力ラインと第２入力ラインとの間における、補間係数βと補間係数αとの内分比で表す位置である。図３の場合、補間ラインは第１入力ラインと第２入力ライン間に１：１および０：１の内分比の位置に引かれる。例えば、２番目ライン（第１入力ライン）と０番目ライン（第２入力ライン）とにそれぞれ重み付ける補間係数α、βの比は１：１であるから、両ラインから生成される補間ラインＥ２ａは、０番目ラインと１番目ライン間の中間位置に引かれている。また、４番目ライン（第１入力ライン）と２番目ライン（第２入力ライン）とにそれぞれ重み付ける補間係数α，βの比は０：１と１：１であるから、補間ラインＥ４ａは２番目ラインと同じ水平位置に引かれ、補間ラインＥ４ｂは両ライン間の中間位置に引かれる。
【００２１】
他方、図４に示す奇数フィールドの場合、最初の組（１，−１）を除いて、（３，１）、（５，３）、（７，５）…の各組からそれぞれ２本の補間ラインが形成される。尚、−１番目ライン（ＮＬ＝−１）は、当該ライン上の全画素値が零値からなる便宜上設けた仮想ラインである。図４の場合、補間ラインは、第１入力ラインと第２入力ライン間に１：３および３：１の内分比の位置に引かれている。例えば、３番目ライン（第１入力ライン）と１番目ライン（第２入力ライン）とにそれぞれ重み付ける補間係数α，βの比は１：３と３：１であるから、これら比を内分比とした各位置に補間ラインＯ３ａ，Ｏ３ｂが引かれている。
【００２２】
従って、図５に示すように、図３に示す偶数フィールドから形成される補間ラインと図４に示す奇数フィールドから形成される補間ラインとを合成すると、各補間ラインの間隔が等間隔となる補間フレームを形成できる。
【００２３】
次に、上記ＤＭＡコントローラ３について詳説する。図６は、このＤＭＡコントローラ３を示す概略ブロック図である。このＤＭＡコントローラ３は、アービタ（調停回路）９、メモリ・コントロール回路ＭＣ１、そして２つのＤＭＡチャンネルＣＨ０，ＣＨ１を備えている。またアービタ９とメモリ・コントロール回路ＭＣ１は、ＣＰＵ７，画像処理回路１および主メモリ２と共にメイン・バス８に接続されている。このようなＤＭＡコントローラ３によるＤＭＡ転送処理は次の通りである。アービタ９は画像処理回路１からＤＭＡ転送要求を受けると、ＤＭＡチャンネルＣＨｎ（ｎ：０または１）に対して「Ｈ」レベルの作動信号ＡＣＫを発し、画像処理回路１と主メモリ２上のバッファ領域２ａとの間のデータ転送にＤＭＡチャンネルＣＨｎを割り当てる。ここで、アービタ９が複数のＤＭＡ転送要求を同時に受けたり、ＣＰＵ７による主メモリ２へのアクセスが発生していた場合には、予め定めた規則に従って各ＤＭＡ転送要求の優先順位を決定しこの優先順次に従った作動信号ＡＣＫを出力する。この作動信号ＡＣＫを受けたＤＭＡチャンネルＣＨｎは、当該バッファ領域２ａに記憶した画像データのアドレスを順次生成しこれをアービタ９に出力する。
【００２４】
アービタ９は、メモリ・コントローラ回路ＭＣ１に、前記ＤＭＡチャンネルＣＨｎから出力されたアドレスとメイン・バス８の使用を許可する旨の制御信号とを出力する。メモリ・コントローラ回路ＭＣ１は、前記制御信号によりメイン・バス８を獲得すると共に、前記バッファ領域２ａ上の当該アドレスに記憶された画素データを読み出して画像処理回路１にＤＭＡ転送させる。
【００２５】
図７は、上記ＤＭＡチャンネルＣＨｎの概略構成を示す回路図である。ＤＭＡチャンネルＣＨｎは、主メモリ２のバッファ領域２ａにおける転送開始アドレスＡｓを格納するレジスタ３０と、そのバッファ領域２ａにおける転送終了アドレスＡｅを格納するレジスタ３１とを備えており、これら転送開始アドレスＡｓと転送終了アドレスＡｅとはＣＰＵ７から転送されて記憶される。
【００２６】
またＤＭＡチャンネルＣＨｎは、動作タイミングを規定する外部クロック信号ＣＬＫを受けて動作するアドレスカウンタ２０とローカルアドレスカウンタ２１とを備えている。アドレスカウンタ２０は、後述するように、レジスタ３０に格納された転送開始アドレスＡｓを起点とし、転送終了アドレスＡｅに到達するまで順次増分して当該バッファ領域２ａ上のアドレスを生成出力する。このアドレスカウンタ２０から出力されたアドレスはアービタ９に出力され、アービタ９は当該アドレスに記憶されたデータに対して上述のＤＭＡ転送処理を実行する。尚、本発明において「増分」とは正または負の方向に当該量を変化（インクリメントまたはデクリメント）させることを意味する。
【００２７】
上記ＤＭＡコントローラ３の動作期間にはＣＰＵ７から「Ｈ」レベルの制御信号ＥＢＬがセレクタ２８に出力される。セレクタ２８は、この制御信号ＥＢＬが入力する間は「１」側端子を選択して比較回路２６から出力された値をアドレスカウンタ２０に出力するが、この制御信号ＥＢＬが入力する前に「０」側端子を選択してレジスタ３０に記憶された転送開始アドレスＡｓをアドレスカウンタ２０に出力する。
【００２８】
上記アドレスカウンタ２０から出力されたアドレスは比較回路３２にも伝達される。比較回路３２は、レジスタ３１に記憶した転送終了アドレスＡｅとアドレスカウンタ２０から伝達したアドレスとを比較し、双方が一致した時、すなわち当該アドレスが転送終了アドレスＡｅに到達した時に「Ｈ」レベルの比較信号をインバータ３３に出力する。インバータ３３は、前記比較信号を反転させた「Ｌ」レベルの反転信号をＡＮＤ素子３４に出力する。よって、この時、ＡＮＤ素子３４からは「Ｌ」レベル信号がアドレスカウンタ２０とローカルアドレスカウンタ２１とのイネーブル端子に入力するため、アドレスカウンタ２０とローカルアドレスカウンタ２１は共に動作を停止する。
【００２９】
またレジスタ２２には、上記画像データの水平ラインの最終アドレスから次の水平ラインの先頭アドレスへ遷移するのに必要なアドレス長を示すオフセット値がＣＰＵ７から伝達され格納されている。またレジスタ２３には、上記画像データの水平画素数（水平ラインの画素数）に対応するアドレス長を示す有効アドレス長がＣＰＵ７から伝達され格納されている。
【００３０】
またセレクタ２４は、解像度変換部６に入力させる水平ラインの組を次の組に切り換えるためライン信号ＳＬＮが「Ｌ」レベルにされた時、「０」側端子を選択し、前記レジスタ２２から伝達されたオフセット値を加算回路２５に出力する。他方、入力するライン信号ＳＬＮが「Ｈ」レベルの時、すなわち解像度変換部６に同一の水平ラインの組を入力させる時、セレクタ２４は、「１」側端子を選択し、乗算回路２７から出力される乗算値を加算回路２５に出力する。尚、乗算回路２７は、レジスタ２３から入力する有効アドレス長の符号をマイナス符号に変換してセレクタ２４に出力するものである。
【００３１】
また、上記ローカルアドレスカウンタ２１は、アドレスカウンタ２０におけるアドレスの増分動作と同期して計数して得られる計数値を比較回路２６に出力する。比較回路２６は、前記計数値と、レジスタ２３から読み込んだ有効アドレス長とを比較し、双方が一致した時、すなわちその計数値が有効アドレス長に到達した時に「Ｈ」レベルの比較信号ＲＳＴをアドレスカウンタ２０とローカルアドレスカウンタ２１とに出力する。アドレスカウンタ２０に入力する比較信号ＲＳＴはセレクタ２８から伝達された値を読み込ませる制御信号であり、またローカルアドレスカウンタ２１のリセット端子に入力する比較信号ＲＳＴは前記計数値を零値にリセットさせる制御信号である。
【００３２】
このようなＤＭＡチャンネルＣＨｎを有するＤＭＡコントローラ３の動作を、図８のタイミングチャートと図９の画像データ４０とを参照しつつ以下に詳説する。図８は、図９に示す画像データ４０を垂直方向に２倍に拡大する場合のタイミングチャートであり、図８中、アドレスカウンタ２０から出力されるアドレス（ＱＡＤ）とローカルアドレスカウンタ２１から出力される計数値（ＱＬＣ）とは、便宜上、"０００"，"００１"，"００２"，…のように十進数で表現される。
【００３３】
また、図９に示すように、上記バッファ領域２ａに格納され転送される画像データ４０は水平画素数×垂直画素数＝４×５のサイズをもち、ライン番号ＮＬは十進数で表現されるものとする。例えば、ライン番号ＮＬが"０００"の水平ラインの画素データは"０００"，"００１"，"００２"，"００３"のアドレスをもつ４画素からなり、ライン番号ＮＬが"００１"の水平ラインの画素データは"００６"，"００７"，"００８"，"００９"のアドレスをもつ４画素からなる。尚、各水平ラインの最終アドレスから次の水平ラインの先頭アドレスに遷移するのに必要なアドレス長（オフセット値）を"００３"に設定した。
【００３４】
先ず、レジスタ３０，３１にそれぞれ、画像データ４０の転送開始アドレスＡｓ（"０００"）および転送終了アドレスＡｅ（"０２７"）が転送されて記憶される。またレジスタ２２にオフセット値（"００３"）が転送され、レジスタ２３には有効アドレス長（"００３"）が転送されて記憶される。次にセレクタ２８は、前記レジスタ３０から伝達された転送開始アドレスＡｓを「０」側端子から読み込むとこれをアドレスカウンタ２０に出力する。その後、ＤＭＡコントローラ３の動作期間中、セレクタ２８には制御信号ＥＢＬが供給されて「１」側端子を選択せしめる。またアドレスカウンタ２０はその転送開始アドレスＡｓを起点として順次増分したアドレスを生成し、これをアービタ９および比較回路３２に出力する。
【００３５】
一方、ローカルアドレスカウンタ２１は、アドレスカウンタ２０の増分動作と同期して計数値ＱＬＣを出力して比較回路２６に出力するから、比較回路２６は、計数値ＱＬＣがレジスタ２３から伝達された有効アドレス長と一致した時点で、図８に示すような「Ｈ」レベルの比較信号ＲＳＴを出力する。ローカルアドレスカウンタ２１は、その比較信号ＲＳＴがリセット端子に入力すると、計数値ＱＬＣを"０００"にリセットして計数動作を続行する。
【００３６】
よって、図８に示すように比較信号ＲＳＴが出力される迄、アドレスカウンタ２０はライン番号ＮＬが"０００"の水平ラインの"０００"〜"００３"のアドレスＱＡＤを出力する。ＤＭＡコントローラ３は、バッファ領域２ａ上のこれらアドレスに対応する画素データを第１入力ラインの画素データとして画像処理回路１に向けて転送する。
【００３７】
尚、図８に示すアドレスＰＡＤは、解像度変換部６に入力する第１入力ラインの画素データのアドレスを示している。ライン信号ＳＬＮの発生タイミングは、アドレスＱＡＤの発生タイミングと比べてＦＩＦＯメモリ５の処理に起因する時間Δだけ遅延するように制御される。アドレスＰＡＤのタイミングはライン信号ＳＬＮの発生タイミングと同期する。
【００３８】
また図８に示すように、前記比較信号ＲＳＴの発生時、上記解像度変換部６から出力されるライン信号ＳＬＮのレベルは「Ｈ」であるから、この時、セレクタ２４は「１」側端子を選択し、乗算回路２７から出力された"−００３"の値を加算回路２５に出力する。加算回路２５は、"−００３"の値とアドレスＱＡＤ（"００３"）とを加算した加算値（"０００"）をアドレスカウンタ２０に出力する。そしてアドレスカウンタ２０は、比較信号ＲＳＴを受けて前記加算値を読み込み、この加算値を起点として順次増分したアドレス"０００"〜"００３"を出力する。
【００３９】
次に、図８に示すように比較回路２６から「Ｈ」レベルの比較信号ＲＳＴが出力された時、解像度変換部６から出力されるライン信号ＳＬＮのレベルは「Ｌ」であるから、セレクタ２４は「０」側端子を選択し、レジスタ２２に格納されたオフセット値（"００３"）を読み込み、これを加算回路２５に出力する。加算回路２５はアドレスＱＡＤとオフセット値との加算値（"００６"）をアドレスカウンタ２０に出力する。この加算値は、ライン番号ＮＬが"００１"の次の水平ラインの先頭アドレスを示す値である。そしてアドレスカウンタ２０は、その先頭アドレスを起点として"００６"〜"００９"のアドレスＱＡＤを順次生成して出力する。従って、ＤＭＡコントローラ３により転送されたこれらアドレスに対応する画素データは、第１入力ラインの画素データとして画像処理回路１にＤＭＡ転送される。この後にライン信号ＳＬＮのレベルは「Ｌ」から「Ｈ」に変化する。
【００４０】
以上のような動作を続行すると、アドレスカウンタ２０は"０１２"〜"０２７"のアドレスＱＡＤを出力し、その後、比較回路３２はレジスタ３１に記憶された転送終了アドレスＡｅとアドレスＱＡＤとを比較し「Ｈ」レベルの比較信号をインバータ３３に出力し、インバータ３３は「Ｌ」レベル信号をＡＮＤ素子３４に出力する。そしてＡＮＤ素子３４は「Ｌ」レベル信号をアドレスカウンタ２０とローカルアドレスカウンタ２１とのイネーブル端子に出力するから、アドレスカウンタ２０とローカルアドレスカウンタ２１とはそれぞれ増分動作および計数動作を終了する。
【００４１】
このように本実施の形態に係るデータ転送機構によれば、１本のライン・メモリ５とＤＭＡコントローラ３とを用いるだけで、解像度変換部６に２本の入力ラインの画素データを入力させることができ、２本のライン・メモリを用いていた従来技術と比べると、電力消費量を大幅に低減することが可能となる。また、従来技術と比べると、画像処理回路１のチップ面積を小さくでき且つ画像処理回路１の製造コストを低減することが可能である。
【００４２】
【発明の効果】
以上の如く、請求項１に係るデータ転送機構によれば、１本のライン・メモリと上記データ転送制御部とを用いることで２本の入力ラインの画素データを解像度変換部に出力できるため、２本のライン・メモリを用いていた従来技術と比べると、電力消費量を大幅に低減することが可能となる。また、ライン・メモリが１本減るため製造コストを低減することが可能とある。
【００４３】
また請求項２によれば、上記記憶部から高速で且つ効率良くデータをＤＭＡ転送することが可能となる。
【００４４】
そして請求項３によれば、上記アドレスカウンタと上記ローカルカウンタを使用することで、上記解像度変換部で使用する２本の入力ラインの組が同一の期間は、同一ラインの画素データのアドレスを自動的に繰り返し指定でき、また上記解像度変換部で使用する２本の入力ラインの組を次に切り換える時には、次のラインの画素データのアドレスを容易に指定することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデータ転送機構を示す概略構成図である。
【図２】解像度変換部の概略構成を示す機能ブロック図である。
【図３】偶数フィールドの解像度変換を説明するための図である。
【図４】奇数フィールドの解像度変換を説明するための図である。
【図５】解像度変換後の偶数フィールドおよび奇数フィールドを合成した補間フレームを示す説明図である。
【図６】本実施の形態に係るデータ転送機構で用いるＤＭＡコントローラを示す機能ブロック図である。
【図７】本実施の形態に係るデータ転送機構で用いるＤＭＡチャンネルを示す回路図である。
【図８】ＤＭＡチャンネルの動作を説明するためのタイミングチャートである。
【図９】ＤＭＡ転送される画像データの例を示す図である。
【図１０】従来のデータ転送機構を示す概略構成図である。
【符号の説明】
１ 画像処理回路
２ 主メモリ
３ ＤＭＡコントローラ
５ ライン・メモリ
６ 解像度変換部
９ アービタ
Claims (3)
- 記憶部に格納された画像データをライン毎に読出して第１および第２の入力ラインの画素データとして、解像度変換を実行する解像度変換部に出力するデータ転送機構であって、
第１端子から入力される画像データと第２端子から入力される画像データとの何れかを選択して出力する選択手段と、
前記選択手段から入力された画像データを一時記憶した後に、当該画像データを前記選択手段の第１端子に帰還させるとともに、当該画像データを前記解像度変換部に出力するライン・メモリと、
前記記憶部から前記解像度変換部に、画像データを前記第１の入力ラインの画素データとして転送するとともに、前記記憶部から前記選択手段の第２端子に、当該画像データを転送するデータ転送制御部と、
を備え、
前記解像度変換部で使用する２本の前記入力ラインの組が同一の期間、前記データ転送制御部は同一ラインの画素データを繰り返し転送し、且つ、前記選択手段は前記第１端子から入力される帰還した画像データを選択して出力し、前記ライン・メモリは、当該帰還した画像データを前記第２の入力ラインの画素データとして前記解像度変換部に出力し、
前記解像度変換部で使用する２本の前記入力ラインの組を切り換えるときは、前記選択手段は前記第２端子から入力される画像データを選択して出力することによって、前記記憶部から転送された前記同一ラインの画素データを前記ライン・メモリに記憶させ、前記ライン・メモリは、記憶した当該画素データを前記第２の入力ラインの画素データとして前記解像度変換部に出力し、且つ、前記データ転送制御部は、前記ライン・メモリが記憶したラインの次のラインの画素データを転送する、ことを特徴とするデータ転送機構。 - 請求項１記載のデータ転送機構であって、前記データ転送制御部としてＤＭＡ（ダイレクト・メモリ・アクセス）コントローラを用いてなるデータ転送機構。
- 請求項２記載のデータ転送機構であって、
前記ＤＭＡコントローラは、前記記憶部に格納された前記画像データのアドレスを指定するＤＭＡチャンネルと、該ＤＭＡチャンネルで指定された前記アドレスに対応するデータをＤＭＡ転送させるメモリコントロール回路と、を備えており、
前記ＤＭＡチャンネルは、
前記記憶部に格納された前記画像データの所定の開始アドレスを起点とし、所定の終了アドレスに至るまで順次変化させたアドレスを出力するアドレスカウンタと、
前記アドレスカウンタにおける前記アドレスの順次変化と同期して計数した計数値を出力し、且つ前記計数値が前記画像データの１ラインの画素数に対応するアドレス長を示すオフセット値に到達した時に当該計数値をリセットするローカルカウンタと、を備え、
前記解像度変換部で使用する２本の前記入力ラインの組が同一の期間、前記アドレスカウンタは、前記計数値が前記オフセット値に到達する度に当該アドレスから前記オフセット値を減算したアドレスを起点とし、
前記解像度変換部で使用する２本の前記入力ラインの組を切り換える時は、前記アドレスカウンタは、前記計数値が前記オフセット値に到達する度に当該アドレスに次のラインの先頭アドレスへ遷移するのに必要なアドレス長を加算したアドレスを起点とする、データ転送機構。
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