JPH05236345A - 画像用垂直フィルタ回路 - Google Patents
画像用垂直フィルタ回路Info
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- JPH05236345A JPH05236345A JP4035388A JP3538892A JPH05236345A JP H05236345 A JPH05236345 A JP H05236345A JP 4035388 A JP4035388 A JP 4035388A JP 3538892 A JP3538892 A JP 3538892A JP H05236345 A JPH05236345 A JP H05236345A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
Abstract
(57)【要約】
【目的】 画面圧縮システムにおいて、画像用垂直フィ
ルタ回路のラインメモリ数を減らし、面積を従来の約２
／３程度にし、かつ該当するラインデータに対する平均
化処理が順次に行なわれるためスピード的な欠点を補
う。 【構成】 映像信号を入力するマトリクス回路（１）
と、その信号をディジタル信号に変換するＡＤ変換回路
（２）と、その出力であるシリアルデータをパラレルデ
ータに変換するシリアル／パラレル変換回路（３）を通
ったパラレルデータに対して、シフタ（４）と平均化処
理のための演算回路（５）とラインメモリ（８）及びそ
のラインメモリ（８）のライトセレクタ（７）、リード
セレクタ（９）と、その平均化処理されたデータを一旦
蓄えておくバッファメモリ（６）とを備えており、前記
ラインメモリ（８）が２個で、かつ一旦演算処理を行な
ったデータをラインメモリ（８）を介して、その出力デ
ータを演算回路（５）のもう一方の入力に帰還させる構
成をとっている。
ルタ回路のラインメモリ数を減らし、面積を従来の約２
／３程度にし、かつ該当するラインデータに対する平均
化処理が順次に行なわれるためスピード的な欠点を補
う。 【構成】 映像信号を入力するマトリクス回路（１）
と、その信号をディジタル信号に変換するＡＤ変換回路
（２）と、その出力であるシリアルデータをパラレルデ
ータに変換するシリアル／パラレル変換回路（３）を通
ったパラレルデータに対して、シフタ（４）と平均化処
理のための演算回路（５）とラインメモリ（８）及びそ
のラインメモリ（８）のライトセレクタ（７）、リード
セレクタ（９）と、その平均化処理されたデータを一旦
蓄えておくバッファメモリ（６）とを備えており、前記
ラインメモリ（８）が２個で、かつ一旦演算処理を行な
ったデータをラインメモリ（８）を介して、その出力デ
ータを演算回路（５）のもう一方の入力に帰還させる構
成をとっている。
Description
【０００１】
【産業上の利用分野】本発明は、画像用垂直フィルタ回
路に関し、特に子画面のサイズを数種類必要とする場合
の画像用垂直フィルタ回路に関する。
路に関し、特に子画面のサイズを数種類必要とする場合
の画像用垂直フィルタ回路に関する。
【０００２】
【従来の技術】従来の画像用垂直フィルタ回路に関し、
子画面のサイズが１／４、１／９、１／１６の３種類発
生できる場合を例として、そのシステム構成図を図２に
示す。
子画面のサイズが１／４、１／９、１／１６の３種類発
生できる場合を例として、そのシステム構成図を図２に
示す。
【０００３】本来の画像用垂直フィルタ回路では、子画
面のサイズの種類が増えれば、その数と同等のラインメ
モリを必要とする。すなわち、図２に示すように、映像
信号を入力するマトリクス回路１１と、その出力信号を
ディジタル信号に変換するＡＤ変換回路２１と、ディジ
タル信号に変換されたシリアルデータをパラレルデータ
に変換するシリアル／パラレル変換回路３１とに対し
て、画像用垂直フィルタ回路１０は子画面サイズに応じ
て、３個づつのライトセレクタ７１、ラインメモリ８
１、リードセレクタ９１、シフタ４１を備え、シリアル
／パラレル変換回路３１の出力を入力する１個のシフタ
と、ラインメモリ出力を入力する３個のシフタ４１の出
力を入力とする演算回路５１と、その出力を一時的に蓄
えるバッファメモリ６１とから構成される。
面のサイズの種類が増えれば、その数と同等のラインメ
モリを必要とする。すなわち、図２に示すように、映像
信号を入力するマトリクス回路１１と、その出力信号を
ディジタル信号に変換するＡＤ変換回路２１と、ディジ
タル信号に変換されたシリアルデータをパラレルデータ
に変換するシリアル／パラレル変換回路３１とに対し
て、画像用垂直フィルタ回路１０は子画面サイズに応じ
て、３個づつのライトセレクタ７１、ラインメモリ８
１、リードセレクタ９１、シフタ４１を備え、シリアル
／パラレル変換回路３１の出力を入力する１個のシフタ
と、ラインメモリ出力を入力する３個のシフタ４１の出
力を入力とする演算回路５１と、その出力を一時的に蓄
えるバッファメモリ６１とから構成される。
【０００４】例えば、１／９の子画面に圧縮するには、
２個のラインメモリ８１を使い、走査線１ライン目のデ
ータとラインメモリ８１を介した２ライン目、及び３ラ
イン目のデータをそれぞれあるフィルタ係数をもとにシ
フタ４１を経由して演算回路５１に入力し、３ラインに
ついて平均化処理を行ない、その平均化された信号は３
ラインに１ラインずつ抜きだされ、バッファメモリ６１
に書き込まれる。このように、該当するラインと上下ラ
インとの平均化処理により、単純に３ラインの中から１
ラインを抜きとるよりも子画面の画質を向上させること
ができた。
２個のラインメモリ８１を使い、走査線１ライン目のデ
ータとラインメモリ８１を介した２ライン目、及び３ラ
イン目のデータをそれぞれあるフィルタ係数をもとにシ
フタ４１を経由して演算回路５１に入力し、３ラインに
ついて平均化処理を行ない、その平均化された信号は３
ラインに１ラインずつ抜きだされ、バッファメモリ６１
に書き込まれる。このように、該当するラインと上下ラ
インとの平均化処理により、単純に３ラインの中から１
ラインを抜きとるよりも子画面の画質を向上させること
ができた。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の画像用垂直フィルタ回路では、シリアル／パラレル
変換回路と演算回路の間にラインメモリを設けた構成に
なっており、かつ子画面サイズに応じた数だけラインメ
モリを必要とするため、ラインメモリ面積と信号線の配
線面積が大きくなり、チップサイズの点で不利となり縮
小化の障害であった。
来の画像用垂直フィルタ回路では、シリアル／パラレル
変換回路と演算回路の間にラインメモリを設けた構成に
なっており、かつ子画面サイズに応じた数だけラインメ
モリを必要とするため、ラインメモリ面積と信号線の配
線面積が大きくなり、チップサイズの点で不利となり縮
小化の障害であった。
【０００６】又、スピードの点でも各ラインメモリを通
して、該当ラインと上下ラインのデータが全てそろった
ところで演算回路にて平均化処理を行なうため遅くなる
という問題があった。
して、該当ラインと上下ラインのデータが全てそろった
ところで演算回路にて平均化処理を行なうため遅くなる
という問題があった。
【０００７】そこで、本発明の技術的課題は、上記欠点
に鑑み、ラインメモリ数を低減し、平均処理の高速化を
実現する画像用垂直フィルタ回路を提供することであ
る。
に鑑み、ラインメモリ数を低減し、平均処理の高速化を
実現する画像用垂直フィルタ回路を提供することであ
る。
【０００８】
【課題を解決するための手段】本発明によれば、映像信
号より変換されたパラレルデータを、平均化処理する演
算手段と、該平均化処理されたデータを格納するバッフ
ァメモリとを有する画像用垂直フィルタ回路において、
ラインデータを格納する第１及び第２のラインメモリを
設け、前記演算手段は、前記第１のラインメモリに格納
された１ライン目のデータを帰還して、２ライン目のデ
ータとの平均化処理し、次に、該平均化されたデータ
を、前記第２のラインメモリに格納して、次に前記平均
化されたデータを帰還して、３ライン目のデータとの平
均化処理し、最後に、該平均化された最終データを、前
記バッファメモリに格納することを特徴とする画像用垂
直フィルタ回路が得られる。
号より変換されたパラレルデータを、平均化処理する演
算手段と、該平均化処理されたデータを格納するバッフ
ァメモリとを有する画像用垂直フィルタ回路において、
ラインデータを格納する第１及び第２のラインメモリを
設け、前記演算手段は、前記第１のラインメモリに格納
された１ライン目のデータを帰還して、２ライン目のデ
ータとの平均化処理し、次に、該平均化されたデータ
を、前記第２のラインメモリに格納して、次に前記平均
化されたデータを帰還して、３ライン目のデータとの平
均化処理し、最後に、該平均化された最終データを、前
記バッファメモリに格納することを特徴とする画像用垂
直フィルタ回路が得られる。
【０００９】即ち、本発明の画像用垂直フィルタ回路
は、映像信号を入力するマトリクス回路と、その信号を
ディジタル信号に変換するＡＤ変換回路と、その出力で
あるシリアルデータをパラレルデータに変換するシリア
ル／パラレル変換回路を通ったパラレルデータに対し
て、シフタと平均化処理のための演算回路とラインメモ
リ及びそのラインメモリのライトセレクタ、リードセレ
クタと、その平均化処理されたデータを一旦蓄えておく
バッファメモリとを備えており、前記ラインメモリが２
個のみで、かつ一旦演算処理を行なったデータをライン
メモリを介して、その出力データを演算回路のもう一方
の入力に帰還させる構成をとっている。
は、映像信号を入力するマトリクス回路と、その信号を
ディジタル信号に変換するＡＤ変換回路と、その出力で
あるシリアルデータをパラレルデータに変換するシリア
ル／パラレル変換回路を通ったパラレルデータに対し
て、シフタと平均化処理のための演算回路とラインメモ
リ及びそのラインメモリのライトセレクタ、リードセレ
クタと、その平均化処理されたデータを一旦蓄えておく
バッファメモリとを備えており、前記ラインメモリが２
個のみで、かつ一旦演算処理を行なったデータをライン
メモリを介して、その出力データを演算回路のもう一方
の入力に帰還させる構成をとっている。
【００１０】換言すれば本発明は、親画面の中に、１以
上の子画面を発生させるピクチャ・イン・ピクチャシス
テムに用いられ、子画面のサイズを数種類設けるとき、
映像信号を入力するマトリクス回路と、前記映像信号を
ディジタル信号に変換するＡＤ変換回路と、前記ディジ
タル信号の出力であるシリアルデータをパラレルデータ
に変換するシリアル／パラレル変換回路と、該パラレル
データに対して、シフタ及び平均化処理のための演算回
路とラインメモリ及びそのラインメモリのライトセレク
タ、リードセレクタと、その平均化処理されたデータを
一旦蓄えておくバッファメモリとを有する画像用垂直フ
ィルタ回路において、前記ラインメモリが２個のみで対
応できて、かつ一旦演算処理を行なったデータをライン
メモリを介して、その出力データを演算回路のもう一方
の入力に帰還させる構成を備えることを特徴とする画像
用垂直フィルタ回路である。
上の子画面を発生させるピクチャ・イン・ピクチャシス
テムに用いられ、子画面のサイズを数種類設けるとき、
映像信号を入力するマトリクス回路と、前記映像信号を
ディジタル信号に変換するＡＤ変換回路と、前記ディジ
タル信号の出力であるシリアルデータをパラレルデータ
に変換するシリアル／パラレル変換回路と、該パラレル
データに対して、シフタ及び平均化処理のための演算回
路とラインメモリ及びそのラインメモリのライトセレク
タ、リードセレクタと、その平均化処理されたデータを
一旦蓄えておくバッファメモリとを有する画像用垂直フ
ィルタ回路において、前記ラインメモリが２個のみで対
応できて、かつ一旦演算処理を行なったデータをライン
メモリを介して、その出力データを演算回路のもう一方
の入力に帰還させる構成を備えることを特徴とする画像
用垂直フィルタ回路である。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例のシステム構成図
である。図１に示した画像用垂直フィルタ回路１００
は、子画面のサイズを１／４、１／９、１／１６に圧縮
して発生させることが可能なものである。
である。図１に示した画像用垂直フィルタ回路１００
は、子画面のサイズを１／４、１／９、１／１６に圧縮
して発生させることが可能なものである。
【００１３】ここで、１／９の子画面サイズについて説
明する。まず、シリアル／パラレル変換回路３から出力
されたパラレルデータについて、シフタ４と演算回路５
にデータが入力される。
明する。まず、シリアル／パラレル変換回路３から出力
されたパラレルデータについて、シフタ４と演算回路５
にデータが入力される。
【００１４】いま、走査線の１ライン目のデータが演算
回路５で演算される。このとき、ラインメモリ８から演
算回路５に帰還される側のシフタ４の出力は、リセット
により“０”にしておくことで、演算回路５の出力は、
１ライン目のデータがそのままとなる。
回路５で演算される。このとき、ラインメモリ８から演
算回路５に帰還される側のシフタ４の出力は、リセット
により“０”にしておくことで、演算回路５の出力は、
１ライン目のデータがそのままとなる。
【００１５】そこで、１ライン目のデータを一方のライ
ンメモリ８に入力し、リードセレクタ９により演算回路
５の帰還側のシフタ４に送られる。このとき、シリアル
／パラレル変換回路３からは２ライン目のデータが入力
され、演算回路５では、１ライン目と２ライン目の演算
により、平均化処理がなされる。
ンメモリ８に入力し、リードセレクタ９により演算回路
５の帰還側のシフタ４に送られる。このとき、シリアル
／パラレル変換回路３からは２ライン目のデータが入力
され、演算回路５では、１ライン目と２ライン目の演算
により、平均化処理がなされる。
【００１６】次に、その１ライン目と２ライン目の平均
化されたデータが、演算回路５からもう一方のラインメ
モリ８に入力され、リードセレクタ９により再び演算回
路５の帰還側のシフタ４に送られる。このとき、シリア
ル／パラレル変換回路３からは、３ライン目のデータが
演算回路５に入力され、１ライン目と２ライン目の平均
化されたデータと、３ライン目のデータが演算されて、
３ライン全てについての平均化処理がなされていくこと
になる。これにより３ラインの平均化処理がなされてか
ら、次段のバッファメモリ６にデータが書き込まれる。
化されたデータが、演算回路５からもう一方のラインメ
モリ８に入力され、リードセレクタ９により再び演算回
路５の帰還側のシフタ４に送られる。このとき、シリア
ル／パラレル変換回路３からは、３ライン目のデータが
演算回路５に入力され、１ライン目と２ライン目の平均
化されたデータと、３ライン目のデータが演算されて、
３ライン全てについての平均化処理がなされていくこと
になる。これにより３ラインの平均化処理がなされてか
ら、次段のバッファメモリ６にデータが書き込まれる。
【００１７】このように、演算回路５の出力に、ライン
メモリ８を２個設け、その出力を演算回路５に帰還させ
る構成にしたことで、順次平均化したデータをラインメ
モリに書き込み、かつ読み出すという動作をさせること
ができる。
メモリ８を２個設け、その出力を演算回路５に帰還させ
る構成にしたことで、順次平均化したデータをラインメ
モリに書き込み、かつ読み出すという動作をさせること
ができる。
【００１８】
【発明の効果】以上説明したように本発明は、画像用垂
直フィルタ回路としてシリアル／パラレル変換回路の出
口を、演算回路にのみ入力しかつ、その演算回路の出力
にラインメモリを設け、その出力をシフタを介して演算
回路のもう一方に入力する構成にしたことで、ラインメ
モリが２個のみで数種類の子画面サイズへの対応が可能
となり面積的にも、従来の２／３程度におさえることが
できるという効果と、又、順次にデータを平均化処理し
ていくためスピード的な問題も解決されるという効果を
有する。
直フィルタ回路としてシリアル／パラレル変換回路の出
口を、演算回路にのみ入力しかつ、その演算回路の出力
にラインメモリを設け、その出力をシフタを介して演算
回路のもう一方に入力する構成にしたことで、ラインメ
モリが２個のみで数種類の子画面サイズへの対応が可能
となり面積的にも、従来の２／３程度におさえることが
できるという効果と、又、順次にデータを平均化処理し
ていくためスピード的な問題も解決されるという効果を
有する。
【図１】本発明の子画面圧縮システム構成図。
【図２】従来の子画面圧縮システム構成図。
１０，１００ 画像用垂直フィルタ回路 １，１１ マトリクス回路 ２，２１ ＡＤ変換回路 ３，３１ シリアル／パラレル変換回路 ４，４１ シフタ ５，５１ 演算回路 ６，６１ バッファメモリ ７，７１ ライトセレクタ ８，８１ ラインメモリ ９，９１ リードセレクタ
Claims (1)
- 【請求項１】 映像信号より変換されたパラレルデータ
を、平均化処理する演算手段と、該平均化処理されたデ
ータを格納するバッファメモリとを有する画像用垂直フ
ィルタ回路において、 ラインデータを格納する第１及び第２のラインメモリを
設け、 前記演算手段は、前記第１のラインメモリに格納された
１ライン目のデータを帰還して、２ライン目のデータと
の平均化処理し、次に、該平均化されたデータを、前記
第２のラインメモリに格納して、次に前記平均化された
データを帰還して、３ライン目のデータとの平均化処理
し、最後に、該平均化された最終データを、前記バッフ
ァメモリに格納することを特徴とする画像用垂直フィル
タ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035388A JPH05236345A (ja) | 1992-02-21 | 1992-02-21 | 画像用垂直フィルタ回路 |
| US08/324,388 US5452013A (en) | 1992-02-21 | 1994-10-17 | Vertical filter circuit for production of sub-picture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035388A JPH05236345A (ja) | 1992-02-21 | 1992-02-21 | 画像用垂直フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05236345A true JPH05236345A (ja) | 1993-09-10 |
Family
ID=12440529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035388A Withdrawn JPH05236345A (ja) | 1992-02-21 | 1992-02-21 | 画像用垂直フィルタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5452013A (ja) |
| JP (1) | JPH05236345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0778668A1 (fr) * | 1995-12-06 | 1997-06-11 | THOMSON multimedia | Dispositif de décimation de séquences de données numériques |
| JP2002251369A (ja) * | 2001-02-26 | 2002-09-06 | Mega Chips Corp | データ転送機構 |
Families Citing this family (5)
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|---|---|---|---|---|
| TW548103B (en) * | 1997-07-11 | 2003-08-21 | Janssen Pharmaceutica Nv | Bicyclic benzamides of 3- or 4-substituted 4-(aminomethyl)-piperidine derivatives |
| EP1042914A1 (en) | 1998-08-07 | 2000-10-11 | Koninklijke Philips Electronics N.V. | Adaptive compression |
| KR20020040303A (ko) * | 2000-11-24 | 2002-05-30 | 구자홍 | 티브이의 부화면 처리장치 |
| US7345364B2 (en) * | 2004-02-04 | 2008-03-18 | Agere Systems Inc. | Structure and method for improved heat conduction for semiconductor devices |
| US7222870B2 (en) | 2004-11-24 | 2007-05-29 | Shimano Inc. | Bicycle suspension assembly |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1326386A (en) * | 1970-08-07 | 1973-08-08 | British Broadcasting Corp | Television standards conversion |
| US4282546A (en) * | 1979-11-28 | 1981-08-04 | Rca Corporation | Television image size altering apparatus |
| US4768093A (en) * | 1986-06-05 | 1988-08-30 | North American Philips Corporation | Vertical pre-filter for pip television receivers |
| US4665439A (en) * | 1986-06-05 | 1987-05-12 | North American Philips Consumer Electronics Corp. | Piecewise recursive vertical filter for PIP feature |
| NL8801802A (nl) * | 1988-07-15 | 1990-02-01 | Philips Nv | Videosignaalverwerkingsschakeling. |
| US4890162A (en) * | 1989-01-26 | 1989-12-26 | Rca Licensing Corporation | Adjustable antialias filters |
| JPH03204283A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | 子画面情報記憶回路 |
| JP3435172B2 (ja) * | 1992-06-02 | 2003-08-11 | 株式会社東芝 | テレビジョン信号処理回路 |
| JP3350982B2 (ja) * | 1992-12-09 | 2002-11-25 | 松下電器産業株式会社 | 画像縮小装置 |
-
1992
- 1992-02-21 JP JP4035388A patent/JPH05236345A/ja not_active Withdrawn
-
1994
- 1994-10-17 US US08/324,388 patent/US5452013A/en not_active Expired - Lifetime
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| EP0778668A1 (fr) * | 1995-12-06 | 1997-06-11 | THOMSON multimedia | Dispositif de décimation de séquences de données numériques |
| FR2742279A1 (fr) * | 1995-12-06 | 1997-06-13 | Thomson Multimedia Sa | Dispositif de decimation de sequences de donnees numeriques |
| US5933545A (en) * | 1995-12-06 | 1999-08-03 | Thomson Multimedia S.A. | Device for the decimation of digital data sequences |
| JP2002251369A (ja) * | 2001-02-26 | 2002-09-06 | Mega Chips Corp | データ転送機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5452013A (en) | 1995-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |