JPS5997274A - マルチム−ブ画像効果装置 - Google Patents
マルチム−ブ画像効果装置Info
- Publication number
- JPS5997274A JPS5997274A JP57207254A JP20725482A JPS5997274A JP S5997274 A JPS5997274 A JP S5997274A JP 57207254 A JP57207254 A JP 57207254A JP 20725482 A JP20725482 A JP 20725482A JP S5997274 A JPS5997274 A JP S5997274A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- address control
- read
- write
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
を作り出すようにしたマルテムーブ画像効実装置に関す
るものである。
るものである。
テレビジョン ビデオφプロセソサ装置は、テレビジョ
ン映像信号による画像を適当な大きさに縮小する装置で
あって、縮小された画像データを１フレームメモリの予
じめ設定された位置に書込みアドレス制御回路で書込み
、該メモリに書込れた画像データを読込みアドレス制御
回路で読出し、出力するものである。従来は、書込みア
ドレス制御回路による書込みを行なった後、該書込みア
ドレス制御回路に書込み禁止指令を発して書込みを禁止
し、その後メモリに書込まれた画像データを読込みアド
レス回路で読出して出力させていたため、画面には分割
縮小された静止画像だけが得られた。
ン映像信号による画像を適当な大きさに縮小する装置で
あって、縮小された画像データを１フレームメモリの予
じめ設定された位置に書込みアドレス制御回路で書込み
、該メモリに書込れた画像データを読込みアドレス制御
回路で読出し、出力するものである。従来は、書込みア
ドレス制御回路による書込みを行なった後、該書込みア
ドレス制御回路に書込み禁止指令を発して書込みを禁止
し、その後メモリに書込まれた画像データを読込みアド
レス回路で読出して出力させていたため、画面には分割
縮小された静止画像だけが得られた。
本発明はリアルタイムで分割縮小された動画像を得よう
とするもので、書込みアドレス制御回路に書込み指令を
連続して発するとともに、読込みアドレス制御回路に読
出し指令を連続して発するマルチムーブ制御回路を備え
たことを特徴とするものである。
とするもので、書込みアドレス制御回路に書込み指令を
連続して発するとともに、読込みアドレス制御回路に読
出し指令を連続して発するマルチムーブ制御回路を備え
たことを特徴とするものである。
以下、本発明の一実施例を図によって説明する。
テレビジョン ディジタル・ビデオ・プロセンサ装置は
テレビジョン映像信号による画像を適当な大きさに縮小
するもので、第１図に示すように、ビデオの信号端子１
からのテレビジョン映像信号ｉ Ａ ／ Ｄコンバータ
ー回路２で符号化してＹ／Ｃ分離回路６で輝度信号と搬
送色信号とに分離し、符号化された画像データをフィル
ター回路４、Ｖ内挿回路５に通して書込みアドレス回路
の指令で垂直方向の内挿処理やフィルター処理を行なっ
て縮小するためのディジタル処理をし、その後ＣＯＤ
Ｅ Ｃ回路６により画像の色を表す■信号とＱ信号とに
分離し、またディジタル処理された画像データに書込み
アドレス制御回路１４の指令に基づきＨ内挿回路で水平
方向の内挿処理を行々う。
テレビジョン映像信号による画像を適当な大きさに縮小
するもので、第１図に示すように、ビデオの信号端子１
からのテレビジョン映像信号ｉ Ａ ／ Ｄコンバータ
ー回路２で符号化してＹ／Ｃ分離回路６で輝度信号と搬
送色信号とに分離し、符号化された画像データをフィル
ター回路４、Ｖ内挿回路５に通して書込みアドレス回路
の指令で垂直方向の内挿処理やフィルター処理を行なっ
て縮小するためのディジタル処理をし、その後ＣＯＤ
Ｅ Ｃ回路６により画像の色を表す■信号とＱ信号とに
分離し、またディジタル処理された画像データに書込み
アドレス制御回路１４の指令に基づきＨ内挿回路で水平
方向の内挿処理を行々う。
第３図Ｖこ示すように外部から与えられたサイズデータ
、ポジションデータに基づき同期信号を基準として、デ
ィジタル処理された画像データをパンツアメモリ８を通
して１フレームメモリ９の予じめ設定された位置Ｐ１に
曹込む。一方、読込みアドレス制御回路１５の指令で１
フレームメモリ９の予じめ設定された位置に書込まれて
いる画像データを読出し、ＩＱフィルター回路１０を通
過ささて■信号とＱ信号とを規格値に補正し、エンコー
ダー回路１１を通してＩ） ／ Ａコンバーター回路１
２に入力し出力端子１７よシアナログ信号に変換した画
像データを出力するものである。
、ポジションデータに基づき同期信号を基準として、デ
ィジタル処理された画像データをパンツアメモリ８を通
して１フレームメモリ９の予じめ設定された位置Ｐ１に
曹込む。一方、読込みアドレス制御回路１５の指令で１
フレームメモリ９の予じめ設定された位置に書込まれて
いる画像データを読出し、ＩＱフィルター回路１０を通
過ささて■信号とＱ信号とを規格値に補正し、エンコー
ダー回路１１を通してＩ） ／ Ａコンバーター回路１
２に入力し出力端子１７よシアナログ信号に変換した画
像データを出力するものである。
本発明は第１図に示すように前記テレビジョンディジタ
ル・ビデオ・プロセッサ装置において、前記書込みアド
レス制御回路１４に書込み指令を連続１−で発するとと
もに、前記読込みアドレス制御回路１５に読出し指令を
連続して発するマルチムーブ制御回路１６を備えたもの
であり、マルチムーブ制御回路１６より書込み指令を書
込みアドレス制御回路１４に連続して発し、該書込みア
ドレス制御回路１４の指令により、マルチムーブ制御回
路１６から与えられたサイズデータ、ポジションデータ
に基づき同期信号を基準としてデジタル処理された画像
データを１フレームメモリ９の予じめ設定されたに書込
み続け、一方マルテムープ制御回路１６より、予じめ設
定された回数に達するまで読出し指令を繰シ返し胱出し
アドバイス回路１５に発して該読出しアドバイス回路１
５の指令でクロック発生回路１３の基準クロックに基づ
き、メモリ９の所定位置に書込まれた画像データを指定
された回数繰り返し読出し、一画面上に分割縮小された
動画像を得る。この方式については、第４図で書込み／
読出しアドレスを比較しながら説明する。ディジタル・
ビデオ・プロセッサ装置で原寸サイズの画＠を得るため
には（イ）に示すように薔込み／読出しアドレスはとも
（（リニアに動作させる。例えば／２サイズに縮小する
ときには、（ロ）に示すように書込みアドレスの進みを
１／２にし、読出しアドレスをそのままにする。マルチ
ムーブ画像の場合、例えば、１画面に４分割の画像を得
るときには、（ハ）に示すように書込みアドレスの進み
を／２にし、読出しアドレスは同じ時間内でアドレスを
２回縁シ返す。同様に、９，１６分割の場合にはに）、
（ホ）に示すように１：込みアドレスの進みをそれぞれ
１／６、′／４にし、読出しアドレスを同じ時間内でそ
れぞれ３回、４回縁シ返し、９又は１６分割の画像を得
る。読出しアドレスカウンターをある指定された時間で
クリアを行なえば、アドレスカウンターはゼロに戻りそ
の時間から再びカウントしはじめるから、上述した読出
し方式では４分割画像は画面の／２のところでクリアー
動作を２回行なう。１６分割画＠においてはクリアー動
作を４回行なうことになる。このクリアー動作用クリア
ーパルスを発生させる前記マルチムーブ制御回路１６は
第２図に示すように、水ＣＬＥＡＲパルスで制御してク
リアーパルスを発生させている。１１．ＯＭの内容は第
４図でクリアの示しである時間にクリアーパルスが発生
するように書き込まれている。この回路の特徴としては
水平カウンターＩＣと水平’ＲＯＭ ２１の個数を少な
くするためｖＬ１／２のクロックを使用して水平ＲＯＭ
２１の出力をフィードバンクしＲＯＭ２１のデータ内容
を少なくしている。そして外部コントロール１８によっ
て）１．ＯＭに書込まれている内容を選択することによ
りマルチムーブの分割数を決定している。
ル・ビデオ・プロセッサ装置において、前記書込みアド
レス制御回路１４に書込み指令を連続１−で発するとと
もに、前記読込みアドレス制御回路１５に読出し指令を
連続して発するマルチムーブ制御回路１６を備えたもの
であり、マルチムーブ制御回路１６より書込み指令を書
込みアドレス制御回路１４に連続して発し、該書込みア
ドレス制御回路１４の指令により、マルチムーブ制御回
路１６から与えられたサイズデータ、ポジションデータ
に基づき同期信号を基準としてデジタル処理された画像
データを１フレームメモリ９の予じめ設定されたに書込
み続け、一方マルテムープ制御回路１６より、予じめ設
定された回数に達するまで読出し指令を繰シ返し胱出し
アドバイス回路１５に発して該読出しアドバイス回路１
５の指令でクロック発生回路１３の基準クロックに基づ
き、メモリ９の所定位置に書込まれた画像データを指定
された回数繰り返し読出し、一画面上に分割縮小された
動画像を得る。この方式については、第４図で書込み／
読出しアドレスを比較しながら説明する。ディジタル・
ビデオ・プロセッサ装置で原寸サイズの画＠を得るため
には（イ）に示すように薔込み／読出しアドレスはとも
（（リニアに動作させる。例えば／２サイズに縮小する
ときには、（ロ）に示すように書込みアドレスの進みを
１／２にし、読出しアドレスをそのままにする。マルチ
ムーブ画像の場合、例えば、１画面に４分割の画像を得
るときには、（ハ）に示すように書込みアドレスの進み
を／２にし、読出しアドレスは同じ時間内でアドレスを
２回縁シ返す。同様に、９，１６分割の場合にはに）、
（ホ）に示すように１：込みアドレスの進みをそれぞれ
１／６、′／４にし、読出しアドレスを同じ時間内でそ
れぞれ３回、４回縁シ返し、９又は１６分割の画像を得
る。読出しアドレスカウンターをある指定された時間で
クリアを行なえば、アドレスカウンターはゼロに戻りそ
の時間から再びカウントしはじめるから、上述した読出
し方式では４分割画像は画面の／２のところでクリアー
動作を２回行なう。１６分割画＠においてはクリアー動
作を４回行なうことになる。このクリアー動作用クリア
ーパルスを発生させる前記マルチムーブ制御回路１６は
第２図に示すように、水ＣＬＥＡＲパルスで制御してク
リアーパルスを発生させている。１１．ＯＭの内容は第
４図でクリアの示しである時間にクリアーパルスが発生
するように書き込まれている。この回路の特徴としては
水平カウンターＩＣと水平’ＲＯＭ ２１の個数を少な
くするためｖＬ１／２のクロックを使用して水平ＲＯＭ
２１の出力をフィードバンクしＲＯＭ２１のデータ内容
を少なくしている。そして外部コントロール１８によっ
て）１．ＯＭに書込まれている内容を選択することによ
りマルチムーブの分割数を決定している。
本発明は以上説明し友ように、１フレームメモリーへの
書込みを継続して行なわせるとともに、１フレームメモ
リからの読出しを継続して設定回数分桁なうようにした
ため、テレビジョン映像信号を自由に縮小することが可
能となりしかもメモリー書込み、読出しを自由に行なう
ことができ、多くの動画縮小分割画像を１画面上に作り
出すことができる効果がある。
書込みを継続して行なわせるとともに、１フレームメモ
リからの読出しを継続して設定回数分桁なうようにした
ため、テレビジョン映像信号を自由に縮小することが可
能となりしかもメモリー書込み、読出しを自由に行なう
ことができ、多くの動画縮小分割画像を１画面上に作り
出すことができる効果がある。
第１図は本発明に係るマルチムーブ画隊効実装置のブロ
ック図、第２図はマルチムーブ制御回路のブロック図、
第６図は１フレームメモリに書込まれているところを示
す図、第４図は書込み／読出しアドレスの比較を示した
図である。 １４・・書込みアドレス制御回路 １５・・・読込みアドレス制御回路 １６・・マルチムーブ制御回路 特許出願人 日本電気株式会社 代理人 弁理士 菅 野 中毘４因
ック図、第２図はマルチムーブ制御回路のブロック図、
第６図は１フレームメモリに書込まれているところを示
す図、第４図は書込み／読出しアドレスの比較を示した
図である。 １４・・書込みアドレス制御回路 １５・・・読込みアドレス制御回路 １６・・マルチムーブ制御回路 特許出願人 日本電気株式会社 代理人 弁理士 菅 野 中毘４因
Claims (1)
- （１）テレビジョン映像信号を符号化し、縮小するため
にディジタル処理された画像データを１フレームメモリ
の予じめ設定された位置Ｖｃ誓込む書込みアドレス制御
回路と、該メモリニ書込まれた画像データを読出す読込
みアドレス制御回路とを有スルテレビジョン ディジタ
ル・ビデオ・プロセッサ装置において、前記書込みアド
レス制御回路に書込み指令を連続して発するとともに、
前記読込みアドレス制御回路に読出し指令を連続して発
するマルチムーブ制御回路を備えたことを特徴とするマ
ルチムーブ画像効果装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207254A JPS5997274A (ja) | 1982-11-26 | 1982-11-26 | マルチム−ブ画像効果装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207254A JPS5997274A (ja) | 1982-11-26 | 1982-11-26 | マルチム−ブ画像効果装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997274A true JPS5997274A (ja) | 1984-06-05 |
| JPH0119790B2 JPH0119790B2 (ja) | 1989-04-13 |
Family
ID=16536755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207254A Granted JPS5997274A (ja) | 1982-11-26 | 1982-11-26 | マルチム−ブ画像効果装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258580A (ja) * | 1985-05-10 | 1986-11-15 | Mitsubishi Electric Corp | テレビジヨン受信機 |
-
1982
- 1982-11-26 JP JP57207254A patent/JPS5997274A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258580A (ja) * | 1985-05-10 | 1986-11-15 | Mitsubishi Electric Corp | テレビジヨン受信機 |
| JPH0523552B2 (ja) * | 1985-05-10 | 1993-04-05 | Mitsubishi Electric Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0119790B2 (ja) | 1989-04-13 |
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