JPH0119790B2 - - Google Patents
Info
- Publication number
- JPH0119790B2 JPH0119790B2 JP57207254A JP20725482A JPH0119790B2 JP H0119790 B2 JPH0119790 B2 JP H0119790B2 JP 57207254 A JP57207254 A JP 57207254A JP 20725482 A JP20725482 A JP 20725482A JP H0119790 B2 JPH0119790 B2 JP H0119790B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- video signal
- read address
- digital video
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000694 effects Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
Description
【発明の詳細な説明】
本発明は、１画面上に多数の動画縮小分割画像
を作り出すようにしたマルチムーブ画像効果装置
に関するものである。
を作り出すようにしたマルチムーブ画像効果装置
に関するものである。
テレビジヨン ビデオ・プロセツサ装置は、テ
レビジヨン映像信号による画像を適当な大きさに
縮小する装置であつて、縮小された画像データを
１フレームメモリの予じめ設定された位置に書込
みアドレス制御回路で書込み、該メモリに書込れ
た画像データを読込みアドレス制御回路で読出
し、出力するものである。従来は、書込みアドレ
ス制御回路による書込みを行なつた後、該書込み
アドレス制御回路に書込み禁止指令を発して書込
みを禁止し、その後メモリに書込まれた画像デー
タを読込みアドレス回路で読出して出力させてい
たため、画面には分割縮小された静止画像だけが
得られた。
レビジヨン映像信号による画像を適当な大きさに
縮小する装置であつて、縮小された画像データを
１フレームメモリの予じめ設定された位置に書込
みアドレス制御回路で書込み、該メモリに書込れ
た画像データを読込みアドレス制御回路で読出
し、出力するものである。従来は、書込みアドレ
ス制御回路による書込みを行なつた後、該書込み
アドレス制御回路に書込み禁止指令を発して書込
みを禁止し、その後メモリに書込まれた画像デー
タを読込みアドレス回路で読出して出力させてい
たため、画面には分割縮小された静止画像だけが
得られた。
本発明はリアルタイムで分割縮小された動画像
を得ようとするもので、符号化されたデイジタル
映像信号を格納するための画像メモリと、前記画
像メモリ上にデイジタル映像信号が縮小された状
態で書込まれるための書込みアドレスを発生する
書き込みアドレス発生手段と、前記画像メモリか
らデイジタル映像信号を読出すための読出しアド
レスを発生する読出しアドレス発生手段と、前記
読出しアドレス発生手段と結合され前記読出しア
ドレスをテレビジヨンの走査周期内の所定タイミ
ングで初期化して前記走査周期内でくり返すよう
にする制御手段とを備えたことを特徴とするもの
である。
を得ようとするもので、符号化されたデイジタル
映像信号を格納するための画像メモリと、前記画
像メモリ上にデイジタル映像信号が縮小された状
態で書込まれるための書込みアドレスを発生する
書き込みアドレス発生手段と、前記画像メモリか
らデイジタル映像信号を読出すための読出しアド
レスを発生する読出しアドレス発生手段と、前記
読出しアドレス発生手段と結合され前記読出しア
ドレスをテレビジヨンの走査周期内の所定タイミ
ングで初期化して前記走査周期内でくり返すよう
にする制御手段とを備えたことを特徴とするもの
である。
以下、本発明の一実施例を図によつて説明す
る。
る。
テレビジヨン デイジタル・ビデオ・プロセツ
サ装置はテレビジヨン映像信号による画像を適当
な大きさに縮小するもので、第１図に示すよう
に、ビデオの信号端子１からのテレビジヨン映像
信号をＡ／Ｄコンバーター回路２で符号化して
Ｙ／Ｃ分離回路３で輝度信号と搬送色信号とに分
離し、符号化された画像データをフイルター回路
４、Ｖ内挿回路５に通して書込みアドレス回路の
指令で垂直方向の内挿処理やフイルター処理を行
なつて縮小するためのデイジタル処理をし、その
後CODEC回路６により画像の色を表すＩ信号と
Ｑ信号とに分離し、またデイジタル処理された画
像データに書込みアドレス制御回路１４の指令に
基づきＨ内挿回路で水平方向の内挿処理を行な
う。第３図に示すように外部から与えられたサイ
ズデータ、ポジシヨンデータに基づき同期信号を
基準として、デイジタル処理された画像データを
バツフアメモリ８を通して１フレームメモリ９の
予じめ設定された位置P1に書込む。一方、読込
みアドレス制御回路１５の指令で１フレームメモ
リ９の予じめ設定された位置に書込まれている画
像データを読出し、IQフイルター回路１０を通
過ささてＩ信号とＱ信号とを規格値に補正し、エ
ンコーダー回路１１を通してＤ／Ａコンバーター
回路１２に入力し、出力端子１７よりアナログ信
号に変換した画像データを出力するものである。
サ装置はテレビジヨン映像信号による画像を適当
な大きさに縮小するもので、第１図に示すよう
に、ビデオの信号端子１からのテレビジヨン映像
信号をＡ／Ｄコンバーター回路２で符号化して
Ｙ／Ｃ分離回路３で輝度信号と搬送色信号とに分
離し、符号化された画像データをフイルター回路
４、Ｖ内挿回路５に通して書込みアドレス回路の
指令で垂直方向の内挿処理やフイルター処理を行
なつて縮小するためのデイジタル処理をし、その
後CODEC回路６により画像の色を表すＩ信号と
Ｑ信号とに分離し、またデイジタル処理された画
像データに書込みアドレス制御回路１４の指令に
基づきＨ内挿回路で水平方向の内挿処理を行な
う。第３図に示すように外部から与えられたサイ
ズデータ、ポジシヨンデータに基づき同期信号を
基準として、デイジタル処理された画像データを
バツフアメモリ８を通して１フレームメモリ９の
予じめ設定された位置P1に書込む。一方、読込
みアドレス制御回路１５の指令で１フレームメモ
リ９の予じめ設定された位置に書込まれている画
像データを読出し、IQフイルター回路１０を通
過ささてＩ信号とＱ信号とを規格値に補正し、エ
ンコーダー回路１１を通してＤ／Ａコンバーター
回路１２に入力し、出力端子１７よりアナログ信
号に変換した画像データを出力するものである。
本発明は第１図に示すように前記テレビジヨン
デイジタル・ビデオ・プロセツサ装置におい
て、前記書込みアドレス制御回路１４に書込み指
令を連続して発するとともに、前記読込みアドレ
ス制御回路１５に読出し指令を連続して発するマ
ルチムーブ制御回路１６を備えたものであり、マ
ルチムーブ制御回路１６より書込み指令を書込み
アドレス制御回路１４に連続して発し、該書込み
アドレス制御回路１４の指令により、マルチムー
ブ制御回路１６から与えられたサイズデータ、ポ
ジシヨンデータに基づき同期信号を基準としてデ
ジタル処理された画像データを１フレームメモリ
９の予じめ設定された領域に書込み続け、一方マ
ルチムーブ制御回路１６より、予じめ設定された
回数に達するまで読出し指令を繰り返し読出しア
ドバイス回路１５に発して該読出しアドバイス回
路１５の指令でクロツク発生回路１３の基準クロ
ツクに基づき、メモリ９の所定位置に書込まれた
画像データを指定された回数繰り返し読出し、一
画面上に分割縮小された動画像を得る。この方式
については、第４図で書込み／読出しアドレスを
比較しながら説明する。デイジタル・ビデオ・プ
ロセツサ装置で原寸サイズの画像を得るためには
イに示すように書込み／読出しアドレスはともに
リニアに動作させる。例えば1/2サイズに縮小す
るときにはロに示すように書込みアドレスの進み
を1/2にし、読出しアドレスをそのままにする。
マルチムーブ画像の場合、例えば、１画像に４分
割の画像を得るときには、ハに示すように書込み
アドレスの進みを1/2にし、読出しアドレスは同
じ時間内でアドレスを２回繰り返す。同様に、
９、16分割の場合にはニ，ホに示すように書込み
アドレスの進みをそれぞれ1/3、1/4にし、読出し
アドレスを同じ時間内でそれぞれ３回、４回繰り
返し、９又は、16分割の画像を得る。読出しアド
レスカウンターをある指定された時間でクリアを
行なえば、アドレスカウンターはゼロに戻りその
時間から再びカウントしはじめるから、上述した
読出し方式では４分割画像は画面の1/2のところ
でクリアー動作を２回行なう。16分割画像におい
てはクリアー動作を４回行なうことになる。この
クリアー動作用クリアーパルスを発生させる前記
マルチムーブ制御回路１６は第２図に示すよう
に、水平、垂直カウンター１９，２０と２種類の
ROM２１，２２で構成し、クロツク発生器１３
よりのＨ CLEARパルス、Ｖ CLEARパルス
で制御してクリアーパルスを発生させている。
ROMの内容は第４図でクリアの示してある時間
にクリアーパルスが発生するように書き込まれて
いる。この回路の特徴としては水平カウンター
ICと水平ROM２１の個数を少なくするために1/
２のクロツクを使用して水平ROM２１の出力を
フイードバツクしROM２１のデータ内容を少な
くしている。そして外部コントロール１８によつ
てROMに書込まれている内容を選択することに
よりマルチムーブの分割数を決定している。
デイジタル・ビデオ・プロセツサ装置におい
て、前記書込みアドレス制御回路１４に書込み指
令を連続して発するとともに、前記読込みアドレ
ス制御回路１５に読出し指令を連続して発するマ
ルチムーブ制御回路１６を備えたものであり、マ
ルチムーブ制御回路１６より書込み指令を書込み
アドレス制御回路１４に連続して発し、該書込み
アドレス制御回路１４の指令により、マルチムー
ブ制御回路１６から与えられたサイズデータ、ポ
ジシヨンデータに基づき同期信号を基準としてデ
ジタル処理された画像データを１フレームメモリ
９の予じめ設定された領域に書込み続け、一方マ
ルチムーブ制御回路１６より、予じめ設定された
回数に達するまで読出し指令を繰り返し読出しア
ドバイス回路１５に発して該読出しアドバイス回
路１５の指令でクロツク発生回路１３の基準クロ
ツクに基づき、メモリ９の所定位置に書込まれた
画像データを指定された回数繰り返し読出し、一
画面上に分割縮小された動画像を得る。この方式
については、第４図で書込み／読出しアドレスを
比較しながら説明する。デイジタル・ビデオ・プ
ロセツサ装置で原寸サイズの画像を得るためには
イに示すように書込み／読出しアドレスはともに
リニアに動作させる。例えば1/2サイズに縮小す
るときにはロに示すように書込みアドレスの進み
を1/2にし、読出しアドレスをそのままにする。
マルチムーブ画像の場合、例えば、１画像に４分
割の画像を得るときには、ハに示すように書込み
アドレスの進みを1/2にし、読出しアドレスは同
じ時間内でアドレスを２回繰り返す。同様に、
９、16分割の場合にはニ，ホに示すように書込み
アドレスの進みをそれぞれ1/3、1/4にし、読出し
アドレスを同じ時間内でそれぞれ３回、４回繰り
返し、９又は、16分割の画像を得る。読出しアド
レスカウンターをある指定された時間でクリアを
行なえば、アドレスカウンターはゼロに戻りその
時間から再びカウントしはじめるから、上述した
読出し方式では４分割画像は画面の1/2のところ
でクリアー動作を２回行なう。16分割画像におい
てはクリアー動作を４回行なうことになる。この
クリアー動作用クリアーパルスを発生させる前記
マルチムーブ制御回路１６は第２図に示すよう
に、水平、垂直カウンター１９，２０と２種類の
ROM２１，２２で構成し、クロツク発生器１３
よりのＨ CLEARパルス、Ｖ CLEARパルス
で制御してクリアーパルスを発生させている。
ROMの内容は第４図でクリアの示してある時間
にクリアーパルスが発生するように書き込まれて
いる。この回路の特徴としては水平カウンター
ICと水平ROM２１の個数を少なくするために1/
２のクロツクを使用して水平ROM２１の出力を
フイードバツクしROM２１のデータ内容を少な
くしている。そして外部コントロール１８によつ
てROMに書込まれている内容を選択することに
よりマルチムーブの分割数を決定している。
本発明は以上説明したように、１フレームメモ
リーへの書込みを継続して行なわせるとともに、
１フレームメモリからの読出しを継続して設定回
数分行なうようにしたため、テレビジヨン映像信
号を自由に縮小することが可能となりしかもメモ
リー書込み、読出しを自由に行なうことができ、
多くの動画縮小分割画像を１画面上に作り出すこ
とができる効果がある。
リーへの書込みを継続して行なわせるとともに、
１フレームメモリからの読出しを継続して設定回
数分行なうようにしたため、テレビジヨン映像信
号を自由に縮小することが可能となりしかもメモ
リー書込み、読出しを自由に行なうことができ、
多くの動画縮小分割画像を１画面上に作り出すこ
とができる効果がある。
第１図は本発明に係るマルチムーブ画像効果装
置のブロツク図、第２図はマルチムーブ制御回路
のブロツク図、第３図は１フレームメモリに書込
まれているところを示す図、第４図は書込み／読
出しアドレスの比較を示した図である。 １４……書込みアドレス制御回路、１５……読
込みアドレス制御回路、１６……マルチムーブ制
御回路。
置のブロツク図、第２図はマルチムーブ制御回路
のブロツク図、第３図は１フレームメモリに書込
まれているところを示す図、第４図は書込み／読
出しアドレスの比較を示した図である。 １４……書込みアドレス制御回路、１５……読
込みアドレス制御回路、１６……マルチムーブ制
御回路。
Claims (1)
- １ 符号化されたデイジタル映像信号を格納する
ための画像メモリと、前記画像メモリ上にデイジ
タル映像信号が縮小された状態で書込まれるため
の書込みアドレスを発生する書き込みアドレス発
生手段と、前記画像メモリからデイジタル映像信
号を読出すための読出しアドレスを発生する読出
しアドレス発生手段と、前記読出しアドレス発生
手段と結合され前記読出しアドレスをテレビジヨ
ンの走査周期内の所定タイミングで初期化して前
記走査周期内でくり返すようにする制御手段とを
備えたことを特徴とするマルチムーブ画像効果装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207254A JPS5997274A (ja) | 1982-11-26 | 1982-11-26 | マルチム−ブ画像効果装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207254A JPS5997274A (ja) | 1982-11-26 | 1982-11-26 | マルチム−ブ画像効果装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997274A JPS5997274A (ja) | 1984-06-05 |
| JPH0119790B2 true JPH0119790B2 (ja) | 1989-04-13 |
Family
ID=16536755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207254A Granted JPS5997274A (ja) | 1982-11-26 | 1982-11-26 | マルチム−ブ画像効果装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997274A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258580A (ja) * | 1985-05-10 | 1986-11-15 | Mitsubishi Electric Corp | テレビジヨン受信機 |
-
1982
- 1982-11-26 JP JP57207254A patent/JPS5997274A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5997274A (ja) | 1984-06-05 |
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