CN101789234A - 数字图像缩放处理方法及集成系统 - Google Patents

Abstract

本发明公开了一种数字图像缩放处理方法及集成系统，在上述方法中，根据图像的场缩放比例和行缩放比例，获取场缩放初始步长和行缩放初始步长；根据预设规则，对场缩放初始步长和行缩放初始步长进行累加，得到场缩放步长和行缩放步长；根据场缩放步长和行缩放步长获取场缩放加权系数和行缩放加权系数；根据场缩放加权系数对缓存的待缩放的视频数据进行场缩放，并根据行缩放加权系数对场缩放后的视频数据进行行缩放，输出缩放后的视频数 据。根据本发明提供的技术方案，可以解决现有技术中图像制式转化集成电路实现复杂、缩放速度不高、可重用性差，难以集成及可靠性差等问题，可以降低运算的复杂度，简化硬件实现。

Description

数字图像缩放处理方法及集成系统

技术领域

本发明涉及移动通信技术领域，尤其涉及一种数字图像处理方法及集成系统。

背景技术

随着电视、计算机、手机等多种视频多媒体领域应用产品的迅速发展，对图像显示的要求越来越高，由于不同的显示技术对图像的尺寸有不同的要求，因此，需要对图像的尺寸进行灵活的变化。目前，如何有效地实现图像在不同的分辨率之间灵活转变并保持较高的图像质量已成为一个迫切需要解决的问题。

目前，用于各类平板显示器的图像制式转化集成电路设计中的很多功能是通过软件实现的，其实现较复杂，缩放速度不高，并且，可重用性差、难以集成。其中，尤其是缩放系数和存储器读地址的实现特别复杂。

由于现有的图像制式转化集成电路设计过于复杂，因此，比较容易发生故障，其可靠性也较差，成本也较高。并且，现有的单一电路不能同时实现向上(即从低清晰度图像转化到高清晰度图像)和向下缩放(即从高清晰度图像转化到低清晰度图像)功能，同时，对高清宽屏图像缩放显示效果也不理想。

发明内容

考虑到现有技术中图像制式转化集成电路实现复杂、缩放速度不高、可重用性差，难以集成及可靠性差等问题而提出本发明，为此，本发明的主要目的在于提供了一种数字图像缩放处理方法及集成系统，用以解决上述问题至少之一。

根据本发明的一个方面，提供了一种数字图像缩放处理集成系统。

根据本发明的数字图像缩放处理集成系统包括：CPU总线接口模块、行缓存模块、缩放控制模块、缩放系数计算产生器以及缩放模块，其中，CPU总线接口模块，用于根据接收到的待显示图像的属性信息，生成并输出缩放控制信号，并根据接收到的视频数据请求，读取待缩放显示的视频数据，生成并输出行缓存读写控制信号；行缓存模块，用于发送视频数据请求，并在行缓存读写控制信号的控制下，缓存视频数据；缩放控制模块，用于根据缩放控制信号获取行缓存模块保存的视频数据，并按照预设规则对从CPU总线接口模块获取的场缩放初始步长和行缩放初始步长进行累加，获得并输出场缩放步长和行缩放步长；缩放系数计算产生器，用于根据场缩放步长和行缩放步长分别计算并输出场缩放加权系数和行缩放加权系数；缩放模块，用于根据场缩放加权系数和行缩放加权系数先对缩放控制模块输出的视频数据进行场缩放，再进行行缩放，并输出缩放后的视频数据。

根据本发明的另一方面，提供了一种数据图像缩放处理方法。

根据本发明的数据图像缩放处理方法包括：根据图像的场缩放比例和行缩放比例，获取场缩放初始步长和行缩放初始步长；根据预设规则，对场缩放初始步长和行缩放初始步长进行累加，得到场缩放步长和行缩放步长；根据场缩放步长和行缩放步长获取场缩放加权系数和行缩放加权系数；根据场缩放加权系数对缓存的待缩放的视频数据进行场缩放，并根据行缩放加权系数对场缩放后的视频数据进行行缩放，输出缩放后的视频数据。

通过本发明的上述至少一个方案，通过基于可重用的设计方法，通过硬件实现图像的缩放，可以在单一电路上实现向上和向下整数或小数任意比例缩放，并且，由于本发明实施例中将缩放分解为垂直方向和水平方向独立进行，将二维的计算分为垂直方向和水平方向两次一维运算。可以解决现有技术中图像制式转化集成电路实现复杂、缩放速度不高、可重用性差，难以集成及可靠性差等问题，可以降低运算的复杂度，简化硬件实现。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明实施例的数字图像缩放处理集成系统的结构示意图；

图2为根据本发明实施例的CPU总线接口模块的结构示意图；

图3为根据本发明实施例的缩放控制模块的结构示意图；

图4为余弦函数映射累加示意图；

图5为根据本发明实施例的缩放模块的结构示意图；

图6为根据本发明实施例的场缩放模块的一种结构实现示意图；

图7为根据本发明实施例的行缩放模块的一种结构实现示意图；

图8为根据本发明优选实施例的数字图像缩放处理集成系统的结构示意图；

图9为根据本发明实施例的数据图像缩放处理集成系统的一种实现方式；

图10为根据本发明实施例的数据图像缩放处理方法的流程图；

图11为根据本发明实施例的缩放算法的总体实现过程示意图；

图12为根据本发明实施例的向下变换流程图。

具体实施方式

功能概述

在本发明实施例中，基于系统芯片(System on Chip，简称为SoC)设计技术，提出了一种数字图像缩放处理方法及集成系统。SoC是面向嵌入式系统应用的设计，其中既有软件系统也有硬件系统，SoC为以最小的尺寸完成最多的任务的集成电路器件。SoC设计是基于知识产权核(Intellectual Property Core，简称为IP Core)的设计，其核心理念是利用可重用模块以缩短系统级芯片的开发时间，缓解设计能力与IC制造的矛盾，降低产品的开发成本。其中，高效集成度的SoC设计要求可重用性能IP库的支持。本发明实施例基于SoC，提出了一种新的数字图像缩放处理方法及集成系统，该集成系统基于硬件实现，根据缩放比例，分别产生场缩放系数和行缩放系数，并根据该场缩放系数和行缩放系数，分别对待缩放的视频数据进行场缩放和行缩放。

在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

根据本发明实施例，首先提供了一种数字图像缩放处理集成系统。

图1为根据本发明实施例的数字图像缩放处理集成系统的结构示意图，如图1所示，根据本发明实施例的数字图像缩放处理集成系统主要包括：CPU总线接口模块1、行缓存模块3、缩放控制模块5、缩放系数计算产生器7和缩放模块9。以下进一步描述上述各实体。

(一)CPU总线接口模块1

CPU总线接口模块1，用于根据接收到的待显示图像的属性信息，生成并输出缩放控制信号，并根据接收到的视频数据请求，读取待缩放显示的视频数据，生成并输出读写控制信号；

如图1所示，CPU总线接口模块1通过CPU接口与CPU连接，用于接受对将要显示的图像的分辨率大小、图像缩放要求(包括缩放比例)等的配置，具体地，如图2所示，CPU总线接口模块1可以包括：总线从设备接口单元11和总线主设备接口单元13。

其中，总线从设备接口单元11可以包括：配置寄存器组111、总线从接口译码子单元113和中断控制子单元115。

配置寄存器组111，包括多个寄存器，每个寄存器分别用于接收CPU对待显示图像的不同属性的设置，并产生控制信号，其中，上述属性包括：待缩放显示的视频数据的存储地址、该视频数据输入的格式、上下缩放选择、行、场缩放比例的小数部分和整数部分等，其中，输入的场缩放比例的小数部分述场缩放初始步长vstep0和行缩放行比例的小数部分为行缩放初始步长hstep0，并通过以下公式确定：

$\mathrm{vstep}0=\frac{{\mathrm{Num}}_{v0}}{{\mathrm{Num}}_{v1}}\×W,$

其中，W为两相邻象素之间的单位长度，Num_vo为源场有效行数，Num_v1为目标场有效行数，Num_ho为源行有效点数，Num_h1为目标行有效点数；

通过上述的计算公式，可以将缩放比例的小数部分转换为整数，从而可以降低计算的复杂度，比如，要向下变换一幅图像，其缩放比例为4∶3，即约为1.333，在本发明实施例中，整数部分记录为1，小数部分341(0.333*1024)。

总线从接口译码子单元113，用于根据CPU从设备总线上的访问请求，产生相应的寄存器的读写访问请求，并把相关的地址信息、数据信息和控制信息发送给寄存器组单元；中断控制子单元115，用于接收配置寄存器组输出的中断控制信号，在中断使能的情况下，接收到来自总线主设备接口单元13的中继指示时，向CPU发送中断请求信号。

总线主设备接口单元13可以包括：总线主接口控制子单元131、和地址计算控制子单元133。其中，总线主接口控制子单元131，用于接收视频数据请求，根据配置寄存器组输出的控制信号，输出读写控制信号，并将地址计算控制子单元输出的后续地址通过主总线发送给CPU；地址计算子单元133，用于在读写控制信号的控制下读取视频数据，输出行缓存读写控制信号、视频数据在行缓存模块的写地址，以及待缩放显示的视频数据的后续地址。

在具体实施过程中，CPU总线接口模块1在侦查到行缓存模块3发出的视频请求信号时，根据行缓存模块3发出的控制设定，具体包括控制使能、控制恢复工作指示、屏的大小、突发总线读取模块、图像在系统内存中存储的首地地址等信号，在控制使能及恢复工作指示信号的控制下开始读取数据，并根据缩放要求、屏的大小及突发总线读取模式计算是否读取完每次需要读取的视频，同时，产生行缓存的读写控制信号及写地址信号。

(二)行缓存模块3

行缓存模块3，用于向CPU总线接口模块1发送上述视频数据请求，并在读写控制信号的控制下，缓存CPU总线接口模块1读取的视频数据；

具体地，行缓存模块3根据其当前状态，向CPU总线接口模块1发送上述视频数据请求，请求CPU总线接口模块1向行缓存模块3输出读取的视频数据，并在读写控制信号及写地址信号，以及缩放控制模块5产生的行选择信号的控制下，将CPU总线模块读取的视频数据用8个行缓存器缓存，并完成相应的数据格式变换。

(三)缩放控制模块5

缩放控制模块5，用于根据上述缩放控制信号获取行缓存模块3保存的视频数据，并按照预设规则对从CPU总线接口模块1获取的场缩放初始步长和行缩放初始步长进行累加，获得并输出场缩放步长和行缩放步长；

具体地，如图3所示，缩放控制模块5可以包括：场缩放控制单元51和行缩放控制单元53，其中，场缩放控制单元51，用于根据输入的场缩放初始步长，按照预设规则进行累加，获取场缩放步长；行缩放控制单元53，用于根据输入的行缩放初始步长，按照预设规则进行累加，获取行缩放步长；

具体地，场缩放控制单元51可以进一步包括：加法器511、判断器513、选择器515和输出模块517。其中，加法器511，用于根据预设规则，对输入的场缩放初始步长进行累加，得到累加场缩放步长；判决器513与加法器511连接，用于判断累加场缩放步长是否大于两相邻象素之间的单位长度；选择器515与判决器513连接，用于在判决器513确定累加场缩放步长小于单位长度时，选择累加场缩放步长作为场缩放步长，在判决器513确定累加场缩放步长大于上述单位长度时，选择累加场缩放步长与单位长度的差作为场缩放步长，并将场累加进位值置1；输出模块517与选择器515连接，用于将选择器515选择的场缩放步长输出给缩放系数计算产生器7，并将场缩放步长作为场缩放初始步长，输出给加法器511。

同理，行缩放控制单元53可以进一步包括：加法器531、判断器533、选择器535和输出模块537。其中，加法器531，用于根据预设规则，对输入的行缩放初始步长进行累加，得到累加行缩放步长；判决器533与加法器531连接，用于判断累加行缩放步长是否大于两相邻象素之间的单位长度；选择器535与判决器533连接，用于在判决器533确定累加行缩放步长小于单位长度时，选择累加行缩放步长作为行缩放步长，在判决器533确定累加行缩放步长大于上述单位长度时，选择累加行缩放步长与上述单位长度的差作为行缩放步长，并将行累加进位值置1；输出模块537与选择器535连接，用于将选择器535选择的行缩放步长输出给缩放系数计算产生器7，并将行缩放步长作为行缩放初始步长，输出给加法器531。在具体实施过程中，在实现水平方向缩放时，为了提高针对高清宽屏(16∶9)图像缩放显示的效果，可以选择非线性调整整个图像在不同区域的缩放比例，因此在本发明实施例中，行缩放控制单元53的加法器531在对输入的行缩放初始步长进行累加时，可以按照图4所示的反余弦函数映射累加来调整步长，图4中，COS_LEVEL为非线性缩放幅值；HFZ向上变换比例系数。从而可以非线性调整整个图像在不同区域的缩放比例，中间缩放比例小，两边缩放比例大，从而可以提高高清宽屏图像的缩放显示效果。

(四)缩放系数计算产生器7

缩放系数计算产生器，用于根据缩放控制模块5输入的上述场缩放步长和行缩放步长分别计算并输出场缩放加权系数和行缩放加权系数；

在具体实施过程中，如图5所示，缩放系数计算产生器7可以包括：场加权系数发生器71和行加权系数发生器73。其中，场加权系数发生器71，用于根据缩放控制模块5输入的场缩放步长，获取场缩放加权系数；行加权系数发生器73，用于根据缩放控制模块55输入的行缩放步长，获取行缩放加权系数。

在具体实施过程中，根据人眼对亮度和色度信号的每感性特点，可以对亮度和色度信号分别采用不同的算法计算场、行缩放加权系统数，具体地，对于亮度信号，可以采用六点三次插值的算法进行计算，对于色度信号，可以采用四点线性插值的方法，从而可以保证缩放后视频效果，同时也可以大大降低硬件消耗资源。

并且，由于计算器直接运用的三次插值公式求缩放后图像f(x，y)，每个象素都要计算加权系数h(x)，而且，每次计算加权系数h(x)都要用到三次方的计算，计算的复杂度高，因此，为了减少系统的计算量，增加系统的可重用性，本发明实施例在场加权系数发生器和行加权系数发生器均设置了系数查找表，该系数查找表用于保存加权系数(包括场缩放加权系数和行缩放加权系数)与自变量(即场缩放步长和行缩放步长)的对应关系，计算器71和计算器73根据系数查找表，可以获取与输入的场缩放步长对应的场缩放加权系数，以及与输入的行缩放步长对应的行缩放加权系数。

在具体实施过程中，由于图像的上半部分和下半部分的缩放比例相同，因此，为了减少存储空间，可以在系数查找表中只保存图像的上半部分或下半部分的缩放步长与缩放加权系数的对应关系，根据对称性，可以获得另外一半图像的缩放步长与缩放加权系数的对应关系。通过查找系数表，可以输出8位的行、场缩放加权系数。

在具体实施过程中，如果要使用其它的插值算法，可以根据该插值算法，更换场加权系数发生器和行加权系数发生中的系数查找表，从而提高了该集成系统的重用性。

(五)缩放模块9

缩放模块9，用于根据场缩放加权系数和行缩放加权系数先对缩放控制模块5输出的视频数据进行场缩放，再进行行缩放，并输出缩放后的视频数据。

具体地，如图5所示，缩放模块9可以包括：场缩放模块91和行缩放模块93。其中，场缩放模块91，用于根据场缩放加权系数、场缩放比例的整数部分及场累加进位值，对接收到的视频数据进行场缩放，并将场缩放后的视频数据输出到行缩放模块；行缩放模块93，用于根据行缩放加权系数、行缩放比例的整数部分及行累加进位值，对接收到的视频数据进行行缩放，并输出行缩放后的视频数据。

在具体实施过程中，以六点为例，场缩放模块91可以由图6所示的结构实现，其中，第一乘法器用于将第i-2行、第j列的像素值与第i-2行的场缩放加权系数(Vcoef_i-2)相乘、第二乘法器用于将第i-1行，第j列的像素值与第i-1行的场缩放加权系数(Vcoef_i-1)相乘、第一加法器用于将第一乘法器和第二乘法器输出的结果相加；第三乘法器用于将第i行，第j列的像素值与第i行的场缩放加权系数(Vcoef_i)相乘、第四乘法器用于将第i+1行，第j列的像素值与第i+1行的场缩放加权系数(Vcoef_i+1)相乘、第二加法器用于将第三乘法器和第四乘法器输出的结果相加、第三加法器用于将第一加法器和第二加法器输出的结果相加；第五乘法器用于将第i+2行，第j列的像素值与第i+2行的场缩放加权系数(Vcoef_i+2)相乘、第六乘法器用于将第i+3行，第j列的像素值与第i+3行的场缩放加权系数(Vcoef_i+3)相乘、第四加法器用于将第五乘法器和第六乘法器输出的结果相加，第五加法器用于将第三加法器和第四加法器输出的结果相加，D触发器用于接入第五加法器输入的结果或者最大像素值，并输出结果，该结果为场缩放后的第i行、第j列像素值。

行缩放模块93可以由图7所示的结构实现，其中，第一乘法器用于将第j-2列、第i行的像素值与第j-2列的行缩放加权系数相乘、第二乘法器用于将第j-1列，第i行的像素值与第j-1列的行缩放加权系数相乘、第一加法器用于将第一乘法器和第二乘法器所得值相加，以及第三乘法器用于将第j列，第i行的像素值与第j列的行缩放加权系数相乘、第四乘法器用于将第j+1列，第i行的像素值与第j+1列的行缩放加权系数相乘、第二加法器用于将第一乘法器和第四乘法所得值相加；第五乘法器用于将第j+2列，第i行的像素值与第j+2列的行缩放加权系数相乘、第六乘法器用于将第j+3列，第i行的像素值与第j+3列的行缩放加权系数相乘、第三加法器用于将第五乘法器和第六乘法器所得值相加，第四加法器用于将第一加法器和第二加法器所得值相加，第五加法器用于将第三加法器和第四法器所得值相加，第五加法器或者最大像素值输入的D触发器，由该触发器输出行缩放后的第i行、第j列像素值。

在图6和图7中，Vcoef_i对应于第i行的场缩放加权系数，Hcoef_j对应于第j列的行缩放加权系数。其值是通过每个象素都要计算加权系数h(x)的自变量(即场缩放步长和行缩放步长)作为地址索引的加权系数查找表查找得出。对场缩放模块是将输入的图像像素值与对应行的场缩放加权系数，然后再将同一列中对应乘积相加，再经DFF输出。对于行缩放，将经场缩放后的图像像素值乘以对应列的行缩放加权系数，再经乘积相加，最后经寄存器输出最终缩放后的图像像素值。

在具体实施过程中，为了实现图像的实时缩放，如图8所示，该数据图像缩放处理集成系统还包括：同步信号产生模块10，用于目标图像的行场同步信号和行场有效计数信号，其中，行场有效计数信号用于控制CPU总线接口模块1、行缓存模块3、缩放控制模块5、缩放系数计算产生器7和缩放模块9的复位，数据行场同步信号与视频数据一起输出，用以实现图像的实时缩放。

图9为本发明实施例提供的上述数据图像缩放处理集成系统的一种实现方式，如图9所述，该数据图像缩放处理集成系统主要包括：CPU总线接口单元A、行存储单元B、缩放控制单元C、系数计算产生器E、同步信号产生单元D、场缩放单元F和行缩放单元G。

该系统的工作原理为：通过CPU总线接口单元A对在电视屏幕上或其他显示器上将要显示的画面的分辨率大小设定，以及对图像缩放要求，行场同步信号极性等进行设定，同时该单元还负责向CPU发出画面切换中断；行存储器单元B根据设定的显示图像尺寸，及缩放要求，行存储器单元B根据其状态向CPU总线接口单元A发出源视频数据请求；CPU总线接口单元A侦查到行存储器单元B发送的源视频请求信号，根据该单元发出的控制设定，包括控制使能，控制恢复工作指示，屏的大小，突发总线读取模式，图像在指定system memory首地址等信号，在控制使能及恢复工作指示信号的控制下开始读取数据，并根据缩放要求，屏的大小及突发总线读取模式计算是否读取完成每次要读的数据，同时产生行缓存的读写控制信号及写地址信号；行存储器单元B根据CPU总线接口单元A发出的读写控制信号和写地址，以及缩放控制单元C产生的行选择信号，将源图像数据用8个行缓存器缓存，同时要完成所需要的数据格式转换；根据数据同步产生单元D调制产生的行场同步有效计数信号以及缩放控制单元C产生的行缓存器的读地址和行选择信号，缩放控制单元C在行缓存器相应地址取出所需格式的视频数据值，与此同时缩放控制单元C根据在每个时钟上升沿步长不断累加，产生相应新的步长；缩放加权系数产生单元E根据以该累加步长作为地址索引的加权系数查找表查找得出所对应的行场缩放加权系数；场缩放单元F根据上述场缩放加权系数，首先进行垂直方向的缩放变换即场缩放，然后再把经垂直缩放的视频数据输入到行缩放单元G，行缩放单元G按照缩放加权系数产生器E产生的行缩放加权系数进行水平方向的缩放变换，即行缩放，最后由行缩放单元G输出缩放后的视频数据。

根据本发明实施例，还提供了一种数据图像缩放处理方法，该方法可以由上述图1至图9中的装置实现。

图10为根据本发明实施例的数据图像缩放处理方法的流程图，如图10所示，根据本发明实施例的数据图像缩放处理方法主要包括以下步骤：

步骤S101：根据图像的场缩放比例和行缩放比例，获取场缩放初始步长和行缩放初始步长；

步骤S103：根据预设规则，对场缩放初始步长和行缩放初始步长进行累加，得到场缩放步长和行缩放步长；

步骤S105：根据场缩放步长和行缩放步长获取场缩放加权系数和行缩放加权系数；

在具体实施过程中，可以通过查找预先保存的系数查找表，获取与场缩放步长对应的场缩放加权系数，以及与行缩放步长对应的行缩放加权系数。

步骤S107：根据场缩放加权系数对缓存的待缩放的视频数据进行场缩放，并根据行缩放加权系数对场缩放后的视频数据进行行缩放，输出缩放后的视频数据。

在具体实施过程中，上述方法中缩放算法的总体实现过程如图11所示，首先根据输入图像与输出图像之前的比例关系，确定行、场缩放初始步长，然后，每个时钟上升沿步长不断累加，产生新的步长，以该新的步长用为行、场缩放步长，根据该行、场缩放步长查找系数查找表，获取与相邻的六个点的行、场缩放加权系数，然后根据该行、场缩放加权系数进行场缩放和行缩放，输出缩放后的数据点。

在向下变换时，缩放比例存在整数部分IOR和小数部分VFZ，需要根据这两部分来进行缩放，将该缩放比例的小数部分与相邻象素点之间的单位长度的乘积作为行或场初始步长，具体流程如图12所示，主要包括以下步骤：

步骤S301：在每个时钟上升沿步长不断累加，得到累加步长；

步骤S303：判断累加步长是否大于相邻象素点之间的单位长度W，如果是，则执行步骤S205，否则执行步骤S207；

步骤S305：累加步长＝累加步长，累加进位值为0；

步骤S307：累加步长＝累加步长-W，累加进位值为1；

步骤S309：将获取的累加步长作为新的累加步长返回步骤S201，并输出累加步长；

步骤S311：查找系数查找表，获取与上述累加步长对应的加权系数；

步骤S313：将源像素读取位置设置为比例系数的整数倍与累加进位值之和；

步骤S315：源像素值输出控制；

步骤S317：根据步骤S311输入的加权系数及步骤S315输入的源像素值输出控制进行向下变换数据处理。

如上所述，借助本发明实施例提供的技术方案，通过基于SoC技术实现数字图像缩放处理集成系统，在缩放过程中采用整数计算和利用查找表查找缩放系数，而且可以同时实现向上和向下整数或小数任意比例缩放，且能将较低清晰度格式的原始图像(如640x480)转换为较高清晰度格式的输出图像(如1024x768)。也能实现从较高清晰度的输入信号经转换输出支持较低清晰度显示格式的屏；同时，整个缩放系统分解为垂直方向和水平方向独立进行，并且在具体实现时根据人眼睛对亮度和色度信号的敏感性特点，对亮度信号可以采用较复杂的六点双三次方非线性插值方法，而在色度方面可只采用四点的双线性插值，减少了算法的复杂度，同时也保证了缩放后的图像的显示效果。因此，电路结构简单、成本低、高可靠、缩放速度快，可重用好，可以广泛应用集成在视频SoC系统中，完成针对各种显示器及高清宽屏电视的数字图像缩放。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种数字图像缩放处理集成系统，其特征在于，包括：

CPU总线接口模块，用于根据接收到的待显示图像的属性信息，生成并输出缩放控制信号，并根据接收到的视频数据请求，读取待缩放显示的视频数据，生成并输出行缓存读写控制信号；

行缓存模块，用于发送所述视频数据请求，并在所述行缓存读写控制信号的控制下，缓存所述视频数据；

缩放控制模块，用于根据所述缩放控制信号获取所述行缓存模块保存的所述视频数据，并按照预设规则对从所述CPU总线接口模块获取的场缩放初始步长和行缩放初始步长进行累加，获得并输出场缩放步长和行缩放步长；

缩放系数计算产生器，用于根据所述场缩放步长和行缩放步长分别计算并输出场缩放加权系数和行缩放加权系数；

缩放模块，用于根据所述场缩放加权系数和所述行缩放加权系数先对所述缩放控制模块输出的所述视频数据进行场缩放，再进行行缩放，并输出缩放后的视频数据。

2.根据权利要求1所述的数据图像缩放处理集成系统，其特征在于，所述CPU总线接口模块包括总线从设备接口单元和总线主设备接口单元，其中，

所述总线从设备接口单元，包括：

配置寄存器组，包括多个寄存器，每个寄存器分别用于接收CPU对待显示图像的不同属性的设置，并产生控制信号，其中，所述属性包括：所述视频数据的存储地址、所述视频数据输入的格式、上下缩放选择、行、场缩放比例的小数部分和整数部分等，其中，输入的场缩放比例的小数部分为所述场缩放初始步长vstep0和行缩放行比例的小数部分为所述行缩放初始步长hstep0，并通过以下公式确定：

其中，W为两相邻象素之间的单位长度，Num_v0为源场有效行数，Num_v1为目标场有效行数，Num_h0为源行有效点数，Num_h1为目标行有效点数；

总线从接口译码子单元，用于根据CPU从设备总线上的访问请求，产生相应的寄存器的读写访问请求，并把相关的地址信息、数据信息和控制信息发送给寄存器组单元；

中断控制子单元，用于接收所述控制信号，在中断使能的情况下，接收到来自总线主设备接口单元的中继指示时，向所述CPU发送中断请求信号；

所述总线主设备接口单元，包括：

总线主接口控制子单元，用于接收所述视频数据请求，根据所述配置寄存器组输出的控制信号，输出读写控制信号，并将地址计算子单元输出的后续地址通过主总线发送给CPU；

所述地址计算子单元，用于在所述读写控制信号的控制下读取所述视频数据，输出所述行缓存读写控制信号、所述视频数据在所述行缓存模块的写地址，以及待缩放显示的视频数据的所述后续地址。

3.根据权利要求2所述的数据图像缩放处理集成系统，其特征在于，所述缩放控制模块包括场缩放控制单元和行缩放控制单元，其中，

所述场缩放控制单元，包括：

加法器，用于根据所述预设规则，对输入的场缩放初始步长进行累加，得到累加场缩放步长；

判决器，用于判断所述累加场缩放步长是否大于两相邻象素之间的单位长度；

选择器，用于在所述判决器确定所述累加场缩放步长小于所述单位长度时，选择所述累加场缩放步长作为所述场缩放步长，在所述判决器确定所述累加场缩放步长大于所述单位长度时，选择所述累加场缩放步长与所述单位长度的差作为所述场缩放步长，并将场累加进位值置1；

输出模块，用于将所述场缩放步长输出给所述缩放系数计算产生器，并将所述场缩放步长作为所述场缩放初始步长，输出给所述加法器；

所述行缩放控制单元，包括：

加法器，用于根据所述预设规则，对输入的行缩放初始步长进行累加，得到累加行缩放步长；

判决器，用于判断所述累加行缩放步长是否大于两相邻象素之间的单位长度；

选择器，用于在所述判决器确定所述累加行缩放步长小于所述单位长度时，选择所述累加行缩放步长作为所述行缩放步长，在所述判决器确定所述累加行缩放步长大于所述单位长度时，选择所述累加行缩放步长与所述单位长度的差作为所述行缩放步长，并将行累加进位值置1；

输出模块，用于将所述行缩放步长输出给所述缩放系数计算产生器，并将所述行缩放步长作为所述行缩放初始步长，输出给所述加法器。

4.根据权利要求3所述的数据图像缩放处理集成系统，其特征在于，所述行缩放控制单元的所述加法器按照非线性函数的预设规则累加调整步长。

5.根据权利要求3所述的数据图像缩放处理集成系统，其特征在于，所述缩放系数计算产生器包括：

场加权系数发生器，用于根据所述缩放控制模块输入的场缩放步长，按照预设算法，获取所述场缩放加权系数；

行加权系数发生器，用于根据所述缩放控制模块输入的行缩放步长，按照预设算法，获取所述行缩放加权系数。

6.根据权利要求5所述的数据图像缩放处理集成系统，其特征在于，对于亮度信息，所述预设算法为六点三次插值，对于色度信号，所述预设算法为四点线性插值。

7.根据权利要求6所述的数据图像缩放处理集成系统，其特征在于，所述场加权系数发生器和所述行加权系数发生器均包括：

系数查找表，用于存储场缩放步长与场缩放加权系数之间的对应关系；

所述场加权系数发生器和所述行加权系数发生器根据所述系数查找表，获取与所述场缩放步长对应的场缩放加权系数，以及与所述行缩放步长对应的行缩放加权系数。

8.根据权利要求6或7所述的数据图像缩放处理集成系统，其特征在于，所述缩放模块包括：

场缩放模块，用于根据所述场缩放加权系数、所述场缩放比例的整数部分及所述场累加进位值，对接收到的所述视频数据进行场缩放，并将场缩放后的视频数据输出到行缩放模块；

所述行缩放模块，用于根据所述行缩放加权系数、所述行缩放比例的整数部分及所述行累加进位值，对接收到的所述视频数据进行行缩放，并输出行缩放后的所述视频数据。

9.根据权利要求2至7中任一项所述的数据图像缩放处理集成系统，其特征在于，所述数据图像缩放处理集成系统还包括：

同步信号产生模块，用于产生目标图像的数据行场同步信号和行场有效计数信号，所述行场有效计数信号用于控制所述CPU总线接口模块、所述行缓存模块、所述缩放控制模块、所述缩放系数计算产生器和所述缩放模块的复位，所述行场同步信号与所述视频数据一起输出；

所述配置寄存器组接收的所述属性还包括：行场同步信号极性。

10.一种数据图像缩放处理方法，其特征在于，包括：

根据图像的场缩放比例和行缩放比例，获取场缩放初始步长和行缩放初始步长；

根据预设规则，对所述场缩放初始步长和所述行缩放初始步长进行累加，得到场缩放步长和行缩放步长；

根据所述场缩放步长和所述行缩放步长获取场缩放加权系数和行缩放加权系数；

根据所述场缩放加权系数对缓存的待缩放的视频数据进行场缩放，并根据所述行缩放加权系数对场缩放后的视频数据进行行缩放，输出缩放后的视频数据。

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