CN111770342B - 一种视频无级缩放方法 - Google Patents

Abstract

本发明提供了一种视频无级缩放方法，包括以下步骤：步骤一、使用参数配置模块设置视频缩放模块的输入分辨率和输出分辨率；步骤二、使用输入接口将视频缩放模块之外的视频经过所述步骤一的参数配置模块处理成对应输入分辨率后输入视频缩放模块；步骤三、在视频缩放模块中采用双线性插值算法计算出视频像素值，根据参数配置模块的缩放参数配置视频缩放像素值，视频缩放模块依据视频像素值和视频缩放像素值输出缩放后的有效像素。本发明经过优化综合后可以用在任何FPGA平台上，内部数据流全流水线处理，降低了逻辑资源的使用，单时钟周期处理完一个视频像素点，延时在微妙级，支持无级缩小和放大。

Description

一种视频无级缩放方法

技术领域

本发明涉及视频处理领域，尤其涉及一种视频无级缩放方法。

背景技术

目前视频缩放系统大多采用视频缩放的专用芯片或者通过计算机设计，这些方法灵活性差、成本较高、硬件复杂、实时性差，无法满足很多应用场景。

有鉴于此，有必要提供一种开发周期短的视频无级缩放方法，以解决视频缩放专用芯片成本较高的问题。

发明内容

本发明提供了一种视频无级缩放方法，解决了解决现有视频缩放开发问题，对硬件要求高，实时性差，收费高，不可动态配置，不能二次开发，开发效率低的问题。

实现本发明目的的技术方案如下：

一种视频无级缩放方法，包括以下步骤：

步骤一、使用参数配置模块设置视频缩放模块的输入分辨率和输出分辨率；

步骤二、使用输入接口将视频缩放模块之外的视频经过所述步骤一的参数配置模块处理成对应输入分辨率后输入视频缩放模块；

步骤三、在视频缩放模块中采用双线性插值算法计算出视频像素值，根据参数配置模块的缩放参数配置视频缩放像素值，视频缩放模块依据视频像素值和视频缩放像素值输出缩放后的有效像素。

作为本发明的进一步改进，所述步骤二和步骤三的视频缩放模块包括：列计算器、行计算器、窗缓存、像素计算，输入接口把视频输入视频缩放模块，先通过列计算器获得列有效像素，再通过行计算器获得行有效像素，接下来通过窗缓存缓存列有效像素和行有效像素，然后把列有效像素和行有效像素在像素计算中获得视频像素值，并根据参数配置模块的缩放参数配置视频缩放像素值，最后输出有效像素。

作为本发明的进一步改进，视频在输入视频缩放模块过程中，每输入一个有效像素，列计数加一，每一行结束，行计数加一，然后根据双线性插值算法对像素值计算，视频缩放模块内部使用行缓存对输入像素进行缓存，只有第一行输入完，第二行输入第二个像素后模块才输出第一个有效像素，直到输入完一帧视频图像数据。

作为本发明的进一步改进，所述步骤二和步骤三的视频缩放模块包括：行缓存、窗缓存和像素计算，输入接口把所述视频输入视频缩放模块，先通过行缓存缓存有效像素，再通过窗缓存缓存每个窗区域的列有效像素和行有效像素，然后把列有效像素和行有效像素在像素计算中获得视频像素值，并根据参数配置模块的缩放参数配置视频缩放像素值，最后输出有效像素。

作为本发明的进一步改进，所述视频缩放模块还包括参数暂存寄存器，从参数配置模块输入的缩放参数存储在参数暂存寄存器，参数暂存寄存器向窗缓存和像素计算发生缩放参数。

作为本发明的进一步改进，所述步骤三中，采用像素的坐标、依据视频像素值和视频缩放像素值输出缩放后的有效像素。

与现有技术相比，本发明的有益效果是：

本发明经过优化综合后可以用在任何FPGA平台上，内部数据流全流水线处理，降低了逻辑资源的使用，单时钟周期处理完一个视频像素点，延时在微妙级，支持无级缩小和放大，缩放参数可动态配置，可同时部署多个视频无级缩放IP实现多路视频缩放处理。

附图说明

图1为视频无级缩放的示意图。

具体实施方式

下面结合附图所示的各实施方式对本发明进行详细说明，但应当说明的是，这些实施方式并非对本发明的限制，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本发明的保护范围之内。

实施方式一：

本实施方式提供了一种视频无级缩放方法，包括以下步骤：

步骤一、使用参数配置模块设置视频缩放模块的输入分辨率和输出分辨率；

步骤二、使用输入接口将视频缩放模块之外的视频经过步骤一的参数配置模块处理成对应输入分辨率后输入视频缩放模块；

步骤三、在视频缩放模块中采用双线性插值算法计算出视频像素值，根据参数配置模块的缩放参数配置视频缩放像素值，视频缩放模块依据视频像素值和视频缩放像素值输出缩放后的有效像素。(优选采用像素的坐标、依据视频像素值和视频缩放像素值输出缩放后的有效像素。)

如图1所示，本实施方式的视频缩放模块包括：列计算器、行计算器、窗缓存、像素计算，输入接口把视频输入视频缩放模块，先通过列计算器获得列有效像素，再通过行计算器获得行有效像素，接下来通过窗缓存缓存列有效像素和行有效像素，然后把列有效像素和行有效像素在像素计算中获得视频像素值，并根据参数配置模块的缩放参数配置视频缩放像素值，最后输出有效像素。

视频在输入视频缩放模块过程中，每输入一个有效像素，列计数加一，每一行结束，行计数加一，然后根据双线性插值算法对像素值计算，视频缩放模块内部使用行缓存对输入像素进行缓存，只有第一行输入完，第二行输入第二个像素后模块才输出第一个有效像素，直到输入完一帧视频图像数据。

如图1所示，视频缩放模块还包括行缓存，输入接口把视频输入视频缩放模块，先通过行缓存缓存有效像素，再通过窗缓存缓存每个窗区域的列有效像素和行有效像素，然后把列有效像素和行有效像素在像素计算中获得视频像素值，并根据参数配置模块的缩放参数配置视频缩放像素值，最后输出有效像素。

如图1所示，视频缩放模块还包括参数暂存寄存器，从参数配置模块输入的缩放参数存储在参数暂存寄存器，参数暂存寄存器向窗缓存和像素计算发生缩放参数。

本实施方式经过优化综合后可以用在任何FPGA平台上，内部数据流全流水线处理，降低了逻辑资源的使用，单时钟周期处理完一个视频像素点，延时在微妙级，支持无级缩小和放大，缩放参数可动态配置，可同时部署多个视频无级缩放IP实现多路视频缩放处理。

实施方式二：

在实施方式一公开方案的基础上，本实施方式公开了以下技术方案：

一种视频无级缩放方法，包括以下步骤：

(1)参数配置模块，将视频缩放模块输入分辨率设置成1920x1080，将视频缩放模块的输出分辨率设置成1280x720；

(2)视频输入接口，视频输入输出采用AXI-STREAM接口(AXI-Stream 协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。当然也可以用于连接多个主机和从机。该协议支持多种数据流使用相同共享总线集合，允许构建类似于路由、宽窄总线、窄宽总线等更为普遍的互联)，AXI-STREAM接口包括TREADY 信号，TVALID信号，TDATA信号，TUSER信号，TLAST信号。TREADY信号为模块准备好信号，TREADY为高表示模块可以接收新的数据，TVALID信号为有效数据信号，高电平表示信号有效，TUSER信号为真有效信号，TLAST信号有行有效信号。

(3)数据缓存模块，数据缓存模块输入接口为标准FIFO接口，时钟为 148.5MHZ，输出接口AXI-STREAM接口，AXI-STREAM接口时钟为200MHZ，输出接口速度大于输入接口速度，保证数据缓存模块不会溢出。

(4)视频缩放模块，视频缩放模块采用C语言开发，算法采用双线性插值算法，通过优化指令对C代码进行优化，具体优化步骤包括：

A)首先完成视频缩放模块的C语言代码编写，每输入一个有效像素，列计数加一，每一行结束，行计数加一，然后根据双线性插值算法对像素值计算，视频缩放模块内部使用行缓存对输入像素进行缓存，只有第一行输入完，第二行输入第二个像素后模块才输出第一个有效像素，直到输入完一帧视频图像数据，

B)将视频缩放模块输入和输出变量优化成AXI-STREAM接口，数据位宽为24位；

C)将算法中的外层循环结构做pipeline优化，保证模块内部流水线处理，提高算法效率；

D)将最内层循环作展开优化，保证每个时钟周期内完成一个像素的输出；

E)对模块时钟作约束处理，时钟周期定位6.73ns。

F)视频缩放模块代码完成后首先进行C语言仿真，保证算法没有问题；

G)C仿真通过后对代码进行综合，转换成FPGA逻辑代码，然后再对综合后的代码进行仿真。

仿真成功后导出视频缩放模块IP，之后就可在FPGA开发中使用该IP进行设计。

在本实施方式中，AXI(Advanced eXtensible Interface)信号是一种通过AXI协议接收的信号，该协议是ARM公司提出的AMBA(Advanced Microcontroller BusArchitecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。AXI有读地址和控制、读数据、写地址和控制、写数据、写响应5个通道。

AXI-STREAM接口包括以下信号：

ACLK信号，全局时钟信号。所有信号在ACLK信号上升沿采样。

ARESETn信号，全局复位信号。ARESETn低电平有效。

TVALID信号，TVALID表示主设备正在驱动一个有效的传输。当TVALID 和TREADY都置位时，发生一个传输。

TREADY信号，TREADY表示从设备在当前周期能够接收一次传输。

TDATA信号，TDATA是基本的有效载荷，用来提供跨越接口的数据。数据为整数个字节。

TSTRB信号，TSTRB位字节修饰符。用来描述TDATA相关字节内容作为一个数字字节或者一个位置字节被处理。

TKEEP信号，TKEEP是字节修饰符。用来表明TDATA相关字节的内容是否作为数据流的一部分被处理。TKEEP字节修饰符未被确认的那些相关字节是空字节，可以从数据流中去除。

TLAST信号，TLAST表明了包的边界。

TID信号，TID是数据流的标识符，用来表明不同的数据流。

TDEST信号，TDEST为据流提供路由信息。

TUSER信号，TUSER是用户定义的边带信息，这它能伴随数据流进行发送。

上述信号中，只有当VALID和READY同时为高时，才能进行传输。TREADY 信号一直处于高电平，表示从设备做好了接收数据准备。TVALID变为高电平的同时，TDATA、TKEEP、TUSER也同时进行发送。在TDEST最后一个字节数据时，TLAST发送一个高电平脉冲。数据发送完成后，TVALID变为低电平。这样一次传输就完成了。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (6)

1.一种视频无极缩放方法，其特征在于，包括以下步骤：

步骤一、使用参数配置模块设置视频缩放模块的输入分辨率和输出分辨率；

步骤二、使用输入接口将视频缩放模块之外的视频经过所述步骤一的参数配置模块处理成对应输入分辨率后输入视频缩放模块；视频在输入视频缩放模块过程中，每输入一个有效像素，列计数加一，每一行结束，行计数加一，然后根据双线性插值算法对像素值计算，视频缩放模块内部使用行缓存对输入像素进行缓存，只有第一行输入完，第二行输入第二个像素后模块才输出第一个有效像素，直到输入完一帧视频图像数据；输入接口把视频输入视频缩放模块，先通过行缓存缓存有效像素，再通过窗缓存缓存每个窗区域的列有效像素和行有效像素，然后把列有效像素和行有效像素在像素计算中获得视频像素值，并根据参数配置模块的缩放参数配置视频缩放像素值，最后输出有效像素；

步骤三、在视频缩放模块中采用双线性插值算法计算出视频像素值，根据参数配置模块的缩放参数配置视频缩放像素值，视频缩放模块依据视频像素值和视频缩放像素值输出缩放后的有效像素；采用像素的坐标、依据视频像素值和视频缩放像素值输出缩放后的有效像素；从参数配置模块输入的缩放参数存储在参数暂存寄存器，参数暂存寄存器向窗缓存和像素计算发生缩放参数；

视频缩放模块采用C语言开发，算法采用双线性插值算法，通过优化指令对C代码进行优化，具体优化步骤包括：步骤（1）首先完成视频缩放模块的C语言代码编写，每输入一个有效像素，列计数加一，每一行结束，行计数加一，然后根据双线性插值算法对像素值计算，视频缩放模块内部使用行缓存对输入像素进行缓存，只有第一行输入完，第二行输入第二个像素后模块才输出第一个有效像素，直到输入完一帧视频图像数据；步骤（2）将视频缩放模块输入和输出变量优化成AXI-STREAM接口，数据位宽为24位；步骤（3）将算法中的外层循环结构做pipeline优化，保证模块内部流水线处理，提高算法效率；步骤（4）将最内层循环作展开优化，保证每个时钟周期内完成一个像素的输出；步骤（5）对模块时钟作约束处理，时钟周期定位6.73ns；步骤（6）视频缩放模块代码完成后首先进行C语言仿真，保证算法没有问题；C语言仿真通过后对代码进行综合，转换成FPGA逻辑代码，然后再对综合后的代码进行仿真。

2.根据权利要求1所述的视频无极缩放方法，其特征在于，所述步骤二和步骤三的视频缩放模块包括：列计算器、行计算器、窗缓存、像素计算，输入接口把视频输入视频缩放模块，先通过列计算器获得列有效像素，再通过行计算器获得行有效像素，接下来通过窗缓存缓存列有效像素和行有效像素，然后把列有效像素和行有效像素在像素计算中获得视频像素值，并根据参数配置模块的缩放参数配置视频缩放像素值，最后输出有效像素。

3.根据权利要求2所述的视频无极缩放方法，其特征在于，视频在输入视频缩放模块过程中，每输入一个有效像素，列计数加一，每一行结束，行计数加一，然后根据双线性插值算法对像素值计算，视频缩放模块内部使用行缓存对输入像素进行缓存，只有第一行输入完，第二行输入第二个像素后模块才输出第一个有效像素，直到输入完一帧视频图像数据。

4.根据权利要求1所述的视频无极缩放方法，其特征在于，所述步骤二和步骤三的视频缩放模块包括：行缓存、窗缓存和像素计算，输入接口把所述视频输入视频缩放模块，先通过行缓存缓存有效像素，再通过窗缓存缓存每个窗区域的列有效像素和行有效像素，然后把列有效像素和行有效像素在像素计算中获得视频像素值，并根据参数配置模块的缩放参数配置视频缩放像素值，最后输出有效像素。

5.根据权利要求2-4任一项所述的视频无极缩放方法，其特征在于，所述视频缩放模块还包括参数暂存寄存器，从参数配置模块输入的缩放参数存储在参数暂存寄存器，参数暂存寄存器向窗缓存和像素计算发生缩放参数。

6.根据权利要求1所述的视频无极缩放方法，其特征在于，所述步骤三中，采用像素的坐标、依据视频像素值和视频缩放像素值输出缩放后的有效像素。