CN114092336B - 基于双线性插值算法的图像缩放方法、装置、设备及介质 - Google Patents

基于双线性插值算法的图像缩放方法、装置、设备及介质 Download PDF

Info

Publication number
CN114092336B
CN114092336B CN202210057376.0A CN202210057376A CN114092336B CN 114092336 B CN114092336 B CN 114092336B CN 202210057376 A CN202210057376 A CN 202210057376A CN 114092336 B CN114092336 B CN 114092336B
Authority
CN
China
Prior art keywords
target
column
row
interpolation
coefficient
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210057376.0A
Other languages
English (en)
Other versions
CN114092336A (zh
Inventor
梁监天
蔡权雄
牛昕宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Corerain Technologies Co Ltd
Original Assignee
Shenzhen Corerain Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Corerain Technologies Co Ltd filed Critical Shenzhen Corerain Technologies Co Ltd
Priority to CN202210057376.0A priority Critical patent/CN114092336B/zh
Publication of CN114092336A publication Critical patent/CN114092336A/zh
Application granted granted Critical
Publication of CN114092336B publication Critical patent/CN114092336B/zh
Priority to PCT/CN2023/070762 priority patent/WO2023131252A1/zh
Priority to US18/301,985 priority patent/US20230252600A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformation in the plane of the image
    • G06T3/40—Scaling the whole image or part thereof
    • G06T3/4007—Interpolation-based scaling, e.g. bilinear interpolation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining

Abstract

本发明实施例公开了一种基于双线性插值算法的图像缩放方法、装置、设备及介质。该方法包括：获取源图像和目标图像的尺寸，根据两个尺寸确定行方向形变系数和列方向形变系数，分别对行方向形变系数和列方向形变系数进行累加，并对累加结果进行取整操作，以根据取整得到的整数部分和小数部分确定取数地址及插值系数，针对目标图像中每个目标像素点，根据其像素坐标确定对应的取数地址及插值系数，并根据目标取数地址确定源图像中对应算法所需的源像素点，以基于双线性插值算法根据源像素点像素值及目标插值系数确定目标像素点像素值。从而大幅度减少了在图像缩放过程中所应用到的乘除法运算，实现了极高效率的运算，释放了CPU的计算压力。

Description

基于双线性插值算法的图像缩放方法、装置、设备及介质
技术领域
本发明实施例涉及数据处理技术领域，尤其涉及一种基于双线性插值算法的图像缩放方法、装置、设备及介质。
背景技术
随着深度学习的快速发展，卷积神经网络已经大量应用于机器视觉应用，例如图像识别与图像分类。基于数据流架构的人工智能芯片，由于其极高的芯片利用率，正在越来越多的场景中得到应用。为了提高数据流架构AI芯片的端到端效率，需要对视频、图像流相关数据进行前后端计算处理，比如利用双线性插值算法将图像放大或缩小为与后续模块相匹配的尺寸。
在传统的计算体系架构中，需要使用CPU基于指令集进行图像的双线性插值功能，在进行插值计算时，分为系数产生、数据提取、系数与数据乘加运算等等，由于运算的数据量大，且其中部分过程涉及到除法运算，因此导致对系统资源及运算时间成本有较大的消耗，从而影响了整体的计算效率。
发明内容
本发明实施例提供一种基于双线性插值算法的图像缩放方法、装置、设备及介质，以大幅度减少乘除法运算，从而实现极高效率的运算，释放CPU的计算压力。
第一方面，本发明实施例提供了一种基于双线性插值算法的图像缩放方法，该方法包括：
获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数；
分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算；
分别对每次的累加结果进行取整操作，以得到各个所述累加结果的整数部分和小数部分，并将所述行方向形变系数的各个累加结果的整数部分作为行取数地址，小数部分作为行插值系数，将所述列方向形变系数的各个累加结果的整数部分作为列取数地址，小数部分作为列插值系数；
针对所述目标图像中的每个目标像素点，根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，并根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，再基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值。
可选的，在所述根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数之前，还包括：
将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中，所述第一查找表和所述第二查找表的索引值分别与各个所述目标像素点的行坐标和列坐标对应；
相应的，所述根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，包括：
分别将所述像素坐标中的行坐标和列坐标作为索引值从所述第一查找表和所述第二查找表中查找所述目标行取数地址、所述目标列取数地址、所述目标行插值系数及所述目标列插值系数。
可选的，所述第二尺寸包括宽尺寸和高尺寸；在所述将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中之前，还包括：
分别为所述第一查找表和所述第二查找表分配查找表空间，所述第一查找表的查找表空间宽度为2，深度为所述宽尺寸，所述第二查找表的查找表空间宽度为2，深度为所述高尺寸。
可选的，所述取整操作为向下取整，所述根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，包括：
将所述目标行取数地址作为行坐标，将所述目标列取数地址作为列坐标确定第一源像素点；将所述目标行取数地址作为行坐标，将所述目标列取数地址加一作为列坐标确定第二源像素点；将所述目标行取数地址加一作为行坐标，将所述目标列取数地址作为列坐标确定第三源像素点；将所述目标行取数地址加一作为行坐标，将所述目标列取数地址加一作为列坐标确定第四源像素点。
可选的，所述基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值，包括：
Figure 400143DEST_PATH_IMAGE001
其中，
Figure 786125DEST_PATH_IMAGE002
表示所述目标像素点的像素坐标，
Figure 769124DEST_PATH_IMAGE003
表示所述目标像素点的像 素值，
Figure 616863DEST_PATH_IMAGE004
表示所述目标行插值系数，
Figure 900077DEST_PATH_IMAGE005
表示所述目标列插值系数，
Figure 191381DEST_PATH_IMAGE006
表示所述第一源像素点 的像素值，
Figure 910945DEST_PATH_IMAGE007
表示所述第二源像素点的像素值，
Figure 578686DEST_PATH_IMAGE008
表示所述第三源像素点的像素值，
Figure 450827DEST_PATH_IMAGE009
表 示所述第四源像素点的像素值。
可选的，所述获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数，包括：
Figure 162300DEST_PATH_IMAGE010
Figure 385471DEST_PATH_IMAGE011
其中，
Figure 591325DEST_PATH_IMAGE012
表示所述行方向形变系数，
Figure 317972DEST_PATH_IMAGE013
表示所述列方向形变系数，
Figure 200346DEST_PATH_IMAGE014
表示 所述第一尺寸中的宽尺寸，
Figure 176393DEST_PATH_IMAGE015
表示所述第二尺寸中的宽尺寸，
Figure 654778DEST_PATH_IMAGE016
表示所述第一尺寸中 的高尺寸，
Figure 16359DEST_PATH_IMAGE017
表示所述第二尺寸中的高尺寸。
可选的，所述定点累加器包括第一累加器和第二累加器，所述分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算，包括：
初始化所述第一累加器的第一输入端和第二输入端，以及所述第二累加器的第三输入端和第四输入端；所述第一累加器的输出端连接至所述第一输入端，所述行方向形变系数通过所述第二输入端输入，所述第二累加器的输出端连接至所述第三输入端，所述列方向形变系数通过所述第四输入端输入；
控制所述第一累加器进行第一次数的累加计算，以及控制所述第二累加器进行第二次数的累加计算，其中，所述第一次数为所述目标图像在行方向上的像素个数，所述第二次数为所述目标图像在列方向上的像素个数。
第二方面，本发明实施例还提供了一种基于双线性插值算法的图像缩放装置，该装置包括：
形变系数确定模块，用于获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数；
累加计算模块，用于分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算；
插值参数确定模块，用于分别对每次的累加结果进行取整操作，以得到各个所述累加结果的整数部分和小数部分，并将所述行方向形变系数的各个累加结果的整数部分作为行取数地址，小数部分作为行插值系数，将所述列方向形变系数的各个累加结果的整数部分作为列取数地址，小数部分作为列插值系数；
目标像素确定模块，用于针对所述目标图像中的每个目标像素点，根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，并根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，再基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值。
第三方面，本发明实施例还提供了一种计算机设备，该计算机设备包括：
一个或多个处理器；
存储器，用于存储一个或多个程序；
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现本发明任意实施例所提供的基于双线性插值算法的图像缩放方法。
第四方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现本发明任意实施例所提供的基于双线性插值算法的图像缩放方法。
本发明实施例提供了一种基于双线性插值算法的图像缩放方法，首先获取源图像的第一尺寸和目标图像的第二尺寸，并根据第一尺寸和第二尺寸确定行方向形变系数和列方向形变系数，然后分别将行方向形变系数和列方向形变系数输入到定点累加器中进行累加计算，并分别对每次的累加结果进行取整操作，以根据取整后得到的整数部分和小数部分确定源图像中像素点的取数地址及插值系数，再针对目标图像中的每个目标像素点，根据目标像素点的像素坐标确定对应的目标取数地址及目标插值系数，并根据目标取数地址确定在源图像中对应的算法所需的源像素点，从而基于双线性插值算法，根据源像素点的像素值及目标插值系数确定目标像素点的像素值。本发明实施例所提供的基于双线性插值算法的图像缩放方法，通过在数据流架构中构建用于双线性插值的专用单元，将原有的乘除法运算转化为累加运算，大幅度减少了在图像缩放过程中所应用到的乘除法运算，从而实现了极高效率的运算，释放了CPU的计算压力。
附图说明
图1为本发明实施例一提供的基于双线性插值算法的图像缩放方法的流程图；
图2为本发明实施例二提供的基于双线性插值算法的图像缩放装置的结构示意图；
图3为本发明实施例三提供的计算机设备的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。
此外，术语“第一”、“第二”等可在本文中用于描述各种方向、动作、步骤或元件等，但这些方向、动作、步骤或元件不受这些术语限制。这些术语仅用于将第一个方向、动作、步骤或元件与另一个方向、动作、步骤或元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一尺寸称为第二尺寸，且类似地，可将第二尺寸称为第一尺寸。第一尺寸和第二尺寸两者都是尺寸，但其不是同一尺寸。术语“第一”、“第二”等不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
实施例一
图1为本发明实施例一提供的基于双线性插值算法的图像缩放方法的流程图。本实施例可适用于对视频及图像流相关数据进行前后端计算处理的情况，该方法可以由本发明实施例所提供的基于双线性插值算法的图像缩放装置来执行，该装置可以由硬件和/或软件的方式来实现，一般可集成于计算机设备中。如图1所示，具体包括如下步骤：
S11、获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数。
其中，源图像即为原始图像，目标图像即为完成缩放后所希望得到的新图像，在获得源图像时即可得到其第一尺寸，并当需要对源图像进行放缩时，通常也知晓目标图像的第二尺寸，如为与后续模块相匹配的尺寸。在获得该第一尺寸和第二尺寸之后，即可根据图像的尺寸变化确定行方向形变系数和列方向形变系数。
可选的，所述获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数，包括：
Figure 289208DEST_PATH_IMAGE018
Figure 221392DEST_PATH_IMAGE019
其中，
Figure 283895DEST_PATH_IMAGE012
表示所述行方向形变系数，
Figure 985135DEST_PATH_IMAGE013
表示所述列方向形变系数，
Figure 225623DEST_PATH_IMAGE014
表示 所述第一尺寸中的宽尺寸，
Figure 645103DEST_PATH_IMAGE015
表示所述第二尺寸中的宽尺寸，
Figure 245718DEST_PATH_IMAGE016
表示所述第一尺寸中 的高尺寸，
Figure 67043DEST_PATH_IMAGE017
表示所述第二尺寸中的高尺寸。具体的，第一尺寸和第二尺寸中均可以包括 宽尺寸（即图像在行方向的大小）和高尺寸（即图像在列方向上的大小），在获得了第一尺寸 和第二尺寸之后，可以通过源图像的宽尺寸和目标图像的宽尺寸之间的比例关系计算得到 行方向形变系数，以及通过源图像的高尺寸和目标图像的高尺寸之间的比例关系计算得到 列方向形变系数。
S12、分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算。
具体的，在确定了行方向形变系数和列方向形变系数之后，可以分别将行方向形变系数和列方向形变系数输入定点累加器进行累加计算，以得到每次累加的结果。其中，累加计算过程为时钟级别的流水线计算，应用到数据流架构AI芯片中可以大幅度提高双线性插值处理速度。
可选的，所述定点累加器包括第一累加器和第二累加器，所述分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算，包括：初始化所述第一累加器的第一输入端和第二输入端，以及所述第二累加器的第三输入端和第四输入端；所述第一累加器的输出端连接至所述第一输入端，所述行方向形变系数通过所述第二输入端输入，所述第二累加器的输出端连接至所述第三输入端，所述列方向形变系数通过所述第四输入端输入；控制所述第一累加器进行第一次数的累加计算，以及控制所述第二累加器进行第二次数的累加计算，其中，所述第一次数为所述目标图像在行方向上的像素个数，所述第二次数为所述目标图像在列方向上的像素个数。具体的，对行方向形变系数和列方向形变系数的累加过程可以使用不同的定点累加器同时进行，以提高计算效率，当然也可以使用同一定点累加器先后分别进行累加。具体可以通过第一累加器对行方向形变系数进行累加，以及通过第二累加器对列方向形变系数进行累加，首先可以对第一累加器和第二累加器进行初始化，则第一累加器的第一次累加结果为行方向形变系数本身，同时第一次累加结果又作为第二次累加过程的输入，并再次与行方向形变系数进行加和，则第二次累加结果为二倍的行方向形变系数，以此类推，第一累加器的各个累加结果为有规律的递增整数倍的行方向形变系数，同理第二累加器的各个累加结果为有规律的递增整数倍的列方向形变系数。同时可以通过定位数来控制第一累加器和第二累加器的累加次数，即第一累加器仅执行第一次数的累加计算，第二累加器仅执行第二次数的累加计算，以根据实际需要控制计算量，并节约计算结果所需的存储空间，其中第一次数为目标图像在行方向上的像素个数，第二次数为目标图像在列方向上的像素个数，则可以满足后续目标图像中所有目标像素点的插值计算需求。
S13、分别对每次的累加结果进行取整操作，以得到各个所述累加结果的整数部分和小数部分，并将所述行方向形变系数的各个累加结果的整数部分作为行取数地址，小数部分作为行插值系数，将所述列方向形变系数的各个累加结果的整数部分作为列取数地址，小数部分作为列插值系数。
具体的，在获得了每次的累加结果之后，可以分别进行取整操作，则对行方向形变系数进行累加所得到的累加结果的整数部分可以作为行取数地址（即源图像中像素点的行坐标），小数部分可以作为行插值系数，对列方向形变系数进行累加所得到的累加结果的整数部分可以作为列取数地址（即源图像中像素点的列坐标），小数部分可以作为列插值系数。在确定了各个行取数地址、行插值系数、列取数地址和列插值系数之后，可以对这些数据进行存储备用。
S14、针对所述目标图像中的每个目标像素点，根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，并根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，再基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值。
具体的，可以分别对目标图像中的每个目标像素点进行处理，以得到各个目标像素点对应源图像的像素值，从而得到完整的目标图像。针对每个目标像素点，可以根据其像素坐标从存储的行取数地址、行插值系数、列取数地址和列插值系数中选取对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，然后根据目标行取数地址和目标列取数地址可以在源图像中找到对应的源像素点，并可以根据该源像素点确定算法所需的所有源像素点，从而获得各个源像素点的像素值，再基于双线性插值算法，即可根据源像素点的像素值、目标行插值系数及目标列插值系数计算得到目标像素点的像素值。
可选的，所述取整操作为向下取整，所述根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，包括：将所述目标行取数地址作为行坐标，将所述目标列取数地址作为列坐标确定第一源像素点；将所述目标行取数地址作为行坐标，将所述目标列取数地址加一作为列坐标确定第二源像素点；将所述目标行取数地址加一作为行坐标，将所述目标列取数地址作为列坐标确定第三源像素点；将所述目标行取数地址加一作为行坐标，将所述目标列取数地址加一作为列坐标确定第四源像素点。具体的，当采用向下取整方式时，根据目标行取数地址和目标列取数地址首先确定得到的为距离坐标原点最近的第一源像素点，然后可以分别将目标行取数地址加一、将目标列取数地址加一、或者将目标行取数地址和目标列取数地址均加一，来获得所需的第二源像素点、第三源像素点和第四源像素点，以便后续进行插值计算。
进一步可选的，所述基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值，包括：
Figure 744012DEST_PATH_IMAGE001
其中，
Figure 650788DEST_PATH_IMAGE020
表示所述目标像素点的像素坐标，
Figure 789514DEST_PATH_IMAGE021
表示所述目标像素点 的像素值，
Figure 199767DEST_PATH_IMAGE022
表示所述目标行插值系数，
Figure 516479DEST_PATH_IMAGE023
表示所述目标列插值系数，
Figure 425398DEST_PATH_IMAGE024
表示所述第一源像 素点的像素值，
Figure 852968DEST_PATH_IMAGE025
表示所述第二源像素点的像素值，
Figure 117727DEST_PATH_IMAGE026
表示所述第三源像素点的像素值，
Figure 854608DEST_PATH_IMAGE027
表示所述第四源像素点的像素值。具体的，在确定了目标行插值系数、目标列插值系数 及各个源像素点的像素值之后，即可通过上述公式计算得到对应目标像素点的像素值。
进一步说明，在应用双线性插值算法时，需要将目标图像中的目标像素点映射回源图像，再取其周围4个邻近像素点做线性插值计算，插值计算过程需要首先得到上述公式中的目标行插值系数（值为映射后的坐标点在行方向上与第一源像素点之间距离）、目标列插值系数（值为映射后的坐标点在列方向上与第一源像素点之间距离）以及各个源像素点的像素值，而要确定其中的源像素点的像素值，则需要得到各个源像素点的像素坐标，传统计算方式如下：
Figure 470397DEST_PATH_IMAGE028
Figure 701658DEST_PATH_IMAGE029
其中，
Figure 601350DEST_PATH_IMAGE030
表示目标像素点的行坐标，
Figure 994285DEST_PATH_IMAGE031
表示将目标像素点映射回源图像后的行坐 标，
Figure 362950DEST_PATH_IMAGE012
表示行方向形变系数，
Figure 647170DEST_PATH_IMAGE032
表示目标像素点的列坐标，
Figure 152100DEST_PATH_IMAGE033
表示将目标像素点映射回 源图像后的列坐标，
Figure 981516DEST_PATH_IMAGE013
表示列方向形变系数，则可以根据
Figure 837477DEST_PATH_IMAGE031
和
Figure 925387DEST_PATH_IMAGE033
确定周围4个邻近像素 点。在计算过程中，是将整数的
Figure 284824DEST_PATH_IMAGE030
与小数的
Figure 550721DEST_PATH_IMAGE012
相乘，而
Figure 628398DEST_PATH_IMAGE012
是由与
Figure 520000DEST_PATH_IMAGE015
相除得到，因此 在计算
Figure 999522DEST_PATH_IMAGE031
时涉及到一次乘法及一次除法运算，同理计算
Figure 436320DEST_PATH_IMAGE033
时类似。而其中
Figure 1293DEST_PATH_IMAGE012
和
Figure 431007DEST_PATH_IMAGE013
为固 定小数，只要源图像和目标图像的尺寸确定下来，即可计算得到，在整个图像的其他数据计 算过程中均不会改变，同时
Figure 765036DEST_PATH_IMAGE030
和
Figure 638314DEST_PATH_IMAGE032
为有规律的递增整数，即0,1,2,…递增，因此可以将上 述公式转化为累加计算过程，通过不断累加计算，得到的结果的整数部分即为第一源像素 点的坐标，小数部分即为行插值系数和列插值系数。应用本实施例所提供的方法，每次变换 图像缩放比例后到完成插值计算前，仅需重新计算一次行方向形变系数和列方向形变系 数，而后续对取数地址和插值系数的计算均可以通过累加来实现，进而再进行双线性插值 的乘加运算，从而大幅度减少了乘除法运算。
在上述技术方案的基础上，可选的，在所述根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数之前，还包括：将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中，所述第一查找表和所述第二查找表的索引值分别与各个所述目标像素点的行坐标和列坐标对应；相应的，所述根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，包括：分别将所述像素坐标中的行坐标和列坐标作为索引值从所述第一查找表和所述第二查找表中查找所述目标行取数地址、所述目标列取数地址、所述目标行插值系数及所述目标列插值系数。
具体的，为了便于各个目标像素点查找对应所需的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，可以预先将行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表，将列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表，其中，第一查找表和第二查找表的索引值均可以是从0开始的有序递增整数，即0,1,2,…递增，以分别与目标像素点的行坐标和列坐标对应，从而在需要计算目标图像中的像素值时，可以首先直接通过目标像素点的行坐标和列坐标作为索引值分别到第一查找表和第二查找表中查找对应所需的取数地址和插值系数，应用本实施例所提供的方法，每次变换图像缩放比例后到完成插值计算前，仅需计算一次查找表内容，后续即可直接查找使用。进一步可选的，所述第二尺寸包括宽尺寸和高尺寸；在所述将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中之前，还包括：分别为所述第一查找表和所述第二查找表分配查找表空间，所述第一查找表的查找表空间宽度为2，深度为所述宽尺寸，所述第二查找表的查找表空间宽度为2，深度为所述高尺寸。具体的，即查找表中每个索引值对应一个取数地址和一个插值系数，并可以根据目标图像的第二尺寸确定预先所需计算的取数地址及插值系数的数量，以作为查找表的深度，从而根据实际需要设置查找表空间。
本发明实施例所提供的技术方案，首先获取源图像的第一尺寸和目标图像的第二尺寸，并根据第一尺寸和第二尺寸确定行方向形变系数和列方向形变系数，然后分别将行方向形变系数和列方向形变系数输入到定点累加器中进行累加计算，并分别对每次的累加结果进行取整操作，以根据取整后得到的整数部分和小数部分确定源图像中像素点的取数地址及插值系数，再针对目标图像中的每个目标像素点，根据目标像素点的像素坐标确定对应的目标取数地址及目标插值系数，并根据目标取数地址确定在源图像中对应的算法所需的源像素点，从而基于双线性插值算法，根据源像素点的像素值及目标插值系数确定目标像素点的像素值。通过在数据流架构中构建用于双线性插值的专用单元，将原有的乘除法运算转化为累加运算，大幅度减少了在图像缩放过程中所应用到的乘除法运算，从而实现了极高效率的运算，释放了CPU的计算压力。
实施例二
图2为本发明实施例二提供的基于双线性插值算法的图像缩放装置的结构示意图，该装置可以由硬件和/或软件的方式来实现，一般可集成于计算机设备中，用于执行本发明任意实施例所提供的基于双线性插值算法的图像缩放方法。如图2所示，该装置包括：
形变系数确定模块21，用于获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数；
累加计算模块22，用于分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算；
插值参数确定模块23，用于分别对每次的累加结果进行取整操作，以得到各个所述累加结果的整数部分和小数部分，并将所述行方向形变系数的各个累加结果的整数部分作为行取数地址，小数部分作为行插值系数，将所述列方向形变系数的各个累加结果的整数部分作为列取数地址，小数部分作为列插值系数；
目标像素确定模块24，用于针对所述目标图像中的每个目标像素点，根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，并根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，再基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值。
本发明实施例所提供的技术方案，首先获取源图像的第一尺寸和目标图像的第二尺寸，并根据第一尺寸和第二尺寸确定行方向形变系数和列方向形变系数，然后分别将行方向形变系数和列方向形变系数输入到定点累加器中进行累加计算，并分别对每次的累加结果进行取整操作，以根据取整后得到的整数部分和小数部分确定源图像中像素点的取数地址及插值系数，再针对目标图像中的每个目标像素点，根据目标像素点的像素坐标确定对应的目标取数地址及目标插值系数，并根据目标取数地址确定在源图像中对应的算法所需的源像素点，从而基于双线性插值算法，根据源像素点的像素值及目标插值系数确定目标像素点的像素值。通过在数据流架构中构建用于双线性插值的专用单元，将原有的乘除法运算转化为累加运算，大幅度减少了在图像缩放过程中所应用到的乘除法运算，从而实现了极高效率的运算，释放了CPU的计算压力。
在上述技术方案的基础上，可选的，该基于双线性插值算法的图像缩放装置，还包括：
累加结果存储模块，用于在所述根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数之前，将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中，所述第一查找表和所述第二查找表的索引值分别与各个所述目标像素点的行坐标和列坐标对应；
相应的，目标像素确定模块24，包括：
目标参数查找单元，用于分别将所述像素坐标中的行坐标和列坐标作为索引值从所述第一查找表和所述第二查找表中查找所述目标行取数地址、所述目标列取数地址、所述目标行插值系数及所述目标列插值系数。
在上述技术方案的基础上，可选的，所述第二尺寸包括宽尺寸和高尺寸；该基于双线性插值算法的图像缩放装置，还包括：
查找表空间分配模块，用于在所述将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中之前，分别为所述第一查找表和所述第二查找表分配查找表空间，所述第一查找表的查找表空间宽度为2，深度为所述宽尺寸，所述第二查找表的查找表空间宽度为2，深度为所述高尺寸。
在上述技术方案的基础上，可选的，所述取整操作为向下取整，目标像素确定模块24，包括：
源像素点确定单元，用于将所述目标行取数地址作为行坐标，将所述目标列取数地址作为列坐标确定第一源像素点；将所述目标行取数地址作为行坐标，将所述目标列取数地址加一作为列坐标确定第二源像素点；将所述目标行取数地址加一作为行坐标，将所述目标列取数地址作为列坐标确定第三源像素点；将所述目标行取数地址加一作为行坐标，将所述目标列取数地址加一作为列坐标确定第四源像素点。
在上述技术方案的基础上，可选的，目标像素确定模块24具体用于：
Figure 425005DEST_PATH_IMAGE001
其中，
Figure 658409DEST_PATH_IMAGE020
表示所述目标像素点的像素坐标，
Figure 112524DEST_PATH_IMAGE021
表示所述目标像素点 的像素值，
Figure 891124DEST_PATH_IMAGE022
表示所述目标行插值系数，
Figure 430690DEST_PATH_IMAGE023
表示所述目标列插值系数，
Figure 202205DEST_PATH_IMAGE024
表示所述第一源像 素点的像素值，
Figure 776406DEST_PATH_IMAGE025
表示所述第二源像素点的像素值，
Figure 725908DEST_PATH_IMAGE026
表示所述第三源像素点的像素值，
Figure 487190DEST_PATH_IMAGE027
表示所述第四源像素点的像素值。
在上述技术方案的基础上，可选的，形变系数确定模块21具体用于：
Figure 813129DEST_PATH_IMAGE010
Figure 225525DEST_PATH_IMAGE034
其中，
Figure 345928DEST_PATH_IMAGE035
表示所述行方向形变系数，
Figure 860086DEST_PATH_IMAGE036
表示所述列方向形变系数，
Figure 707825DEST_PATH_IMAGE037
表示所述第一尺寸中的宽尺寸，
Figure 725460DEST_PATH_IMAGE038
表示所述第二尺寸中的宽尺寸，
Figure 16764DEST_PATH_IMAGE039
表示所述第 一尺寸中的高尺寸，
Figure 752638DEST_PATH_IMAGE040
表示所述第二尺寸中的高尺寸。
在上述技术方案的基础上，可选的，累加计算模块22，包括：
初始化单元，用于初始化所述第一累加器的第一输入端和第二输入端，以及所述第二累加器的第三输入端和第四输入端；所述第一累加器的输出端连接至所述第一输入端，所述行方向形变系数通过所述第二输入端输入，所述第二累加器的输出端连接至所述第三输入端，所述列方向形变系数通过所述第四输入端输入；
累加控制单元，用于控制所述第一累加器进行第一次数的累加计算，以及控制所述第二累加器进行第二次数的累加计算，其中，所述第一次数为所述目标图像在行方向上的像素个数，所述第二次数为所述目标图像在列方向上的像素个数。
本发明实施例所提供的基于双线性插值算法的图像缩放装置可执行本发明任意实施例所提供的基于双线性插值算法的图像缩放方法，具备执行方法相应的功能模块和有益效果。
值得注意的是，在上述基于双线性插值算法的图像缩放装置的实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。
实施例三
图3为本发明实施例三提供的计算机设备的结构示意图，示出了适于用来实现本发明实施方式的示例性计算机设备的框图。图3显示的计算机设备仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。如图3所示，该计算机设备包括处理器31、存储器32、输入装置33及输出装置34；计算机设备中处理器31的数量可以是一个或多个，图3中以一个处理器31为例，计算机设备中的处理器31、存储器32、输入装置33及输出装置34可以通过总线或其他方式连接，图3中以通过总线连接为例。
存储器32作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序以及模块，如本发明实施例中的基于双线性插值算法的图像缩放方法对应的程序指令/模块（例如，基于双线性插值算法的图像缩放装置中的形变系数确定模块21、累加计算模块22、插值参数确定模块23及目标像素确定模块24）。处理器31通过运行存储在存储器32中的软件程序、指令以及模块，从而执行计算机设备的各种功能应用以及数据处理，即实现上述的基于双线性插值算法的图像缩放方法。
存储器32可主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据计算机设备的使用所创建的数据等。此外，存储器32可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实例中，存储器32可进一步包括相对于处理器31远程设置的存储器，这些远程存储器可以通过网络连接至计算机设备。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
输入装置33可用于获取源图像的第一尺寸和目标图像的第二尺寸，以及产生与计算机设备的用户设置和功能控制有关的键信号输入等。输出装置34可用于向后续模块传输计算结果等等。
实施例四
本发明实施例四还提供一种包含计算机可执行指令的存储介质，该计算机可执行指令在由计算机处理器执行时用于执行一种基于双线性插值算法的图像缩放方法，该方法包括：
获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数；
分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算；
分别对每次的累加结果进行取整操作，以得到各个所述累加结果的整数部分和小数部分，并将所述行方向形变系数的各个累加结果的整数部分作为行取数地址，小数部分作为行插值系数，将所述列方向形变系数的各个累加结果的整数部分作为列取数地址，小数部分作为列插值系数；
针对所述目标图像中的每个目标像素点，根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，并根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，再基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值。
存储介质可以是任何的各种类型的存储器设备或存储设备。术语“存储介质”旨在包括：安装介质，例如CD-ROM、软盘或磁带装置；计算机系统存储器或随机存取存储器，诸如DRAM、DDR RAM、SRAM、EDO RAM、兰巴斯(Rambus)RAM等；非易失性存储器，诸如闪存、磁介质(例如硬盘或光存储)；寄存器或其它相似类型的存储器元件等。存储介质可以还包括其它类型的存储器或其组合。另外，存储介质可以位于程序在其中被执行的计算机系统中，或者可以位于不同的第二计算机系统中，第二计算机系统通过网络(诸如因特网)连接到计算机系统。第二计算机系统可以提供程序指令给计算机用于执行。术语“存储介质”可以包括可以驻留在不同位置中(例如在通过网络连接的不同计算机系统中)的两个或更多存储介质。存储介质可以存储可由一个或多个处理器执行的程序指令(例如具体实现为计算机程序)。
当然，本发明实施例所提供的一种包含计算机可执行指令的存储介质，其计算机可执行指令不限于如上所述的方法操作，还可以执行本发明任意实施例所提供的基于双线性插值算法的图像缩放方法中的相关操作。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、电线、光缆、RF等等，或者上述的任意合适的组合。
通过以上关于实施方式的描述，所属领域的技术人员可以清楚地了解到，本发明可借助软件及必需的通用硬件来实现，当然也可以通过硬件实现，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如计算机的软盘、只读存储器（Read-Only Memory, ROM）、随机存取存储器（RandomAccess Memory, RAM）、闪存（FLASH）、硬盘或光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述的方法。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种基于双线性插值算法的图像缩放方法，其特征在于，包括：
获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数；
分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算；
分别对每次的累加结果进行取整操作，以得到各个所述累加结果的整数部分和小数部分，并将所述行方向形变系数的各个累加结果的整数部分作为行取数地址，小数部分作为行插值系数，将所述列方向形变系数的各个累加结果的整数部分作为列取数地址，小数部分作为列插值系数；
针对所述目标图像中的每个目标像素点，根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，并根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，再基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值；
在所述根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数之前，还包括：
将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中，所述第一查找表和所述第二查找表的索引值分别与各个所述目标像素点的行坐标和列坐标对应；
相应的，所述根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，包括：
分别将所述像素坐标中的行坐标和列坐标作为索引值从所述第一查找表和所述第二查找表中查找所述目标行取数地址、所述目标列取数地址、所述目标行插值系数及所述目标列插值系数。
2.根据权利要求1所述的基于双线性插值算法的图像缩放方法，其特征在于，所述第二尺寸包括宽尺寸和高尺寸；在所述将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中之前，还包括：
分别为所述第一查找表和所述第二查找表分配查找表空间，所述第一查找表的查找表空间宽度为2，深度为所述宽尺寸，所述第二查找表的查找表空间宽度为2，深度为所述高尺寸。
3.根据权利要求1所述的基于双线性插值算法的图像缩放方法，其特征在于，所述取整操作为向下取整，所述根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，包括：
将所述目标行取数地址作为行坐标，将所述目标列取数地址作为列坐标确定第一源像素点；将所述目标行取数地址作为行坐标，将所述目标列取数地址加一作为列坐标确定第二源像素点；将所述目标行取数地址加一作为行坐标，将所述目标列取数地址作为列坐标确定第三源像素点；将所述目标行取数地址加一作为行坐标，将所述目标列取数地址加一作为列坐标确定第四源像素点。
4.根据权利要求3所述的基于双线性插值算法的图像缩放方法，其特征在于，所述基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值，包括：
Figure DEST_PATH_IMAGE002
其中，(X dst ,Y dst )表示所述目标像素点的像素坐标，P (Xdst,Ydst)表示所述目标像素点的像素值，u表示所述目标行插值系数，v表示所述目标列插值系数，Q 11表示所述第一源像素点的像素值，Q 12表示所述第二源像素点的像素值，Q 21表示所述第三源像素点的像素值，Q 22表示所述第四源像素点的像素值。
5.根据权利要求1所述的基于双线性插值算法的图像缩放方法，其特征在于，所述获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数，包括：
Figure DEST_PATH_IMAGE004
Figure DEST_PATH_IMAGE006
其中，scale x 表示所述行方向形变系数，scale y 表示所述列方向形变系数，src rows 表示所述第一尺寸中的宽尺寸，dst rows 表示所述第二尺寸中的宽尺寸，src cols 表示所述第一尺寸中的高尺寸，dst cols 表示所述第二尺寸中的高尺寸。
6.根据权利要求1所述的基于双线性插值算法的图像缩放方法，其特征在于，所述定点累加器包括第一累加器和第二累加器，所述分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算，包括：
初始化所述第一累加器的第一输入端和第二输入端，以及所述第二累加器的第三输入端和第四输入端；所述第一累加器的输出端连接至所述第一输入端，所述行方向形变系数通过所述第二输入端输入，所述第二累加器的输出端连接至所述第三输入端，所述列方向形变系数通过所述第四输入端输入；
控制所述第一累加器进行第一次数的累加计算，以及控制所述第二累加器进行第二次数的累加计算，其中，所述第一次数为所述目标图像在行方向上的像素个数，所述第二次数为所述目标图像在列方向上的像素个数。
7.一种基于双线性插值算法的图像缩放装置，其特征在于，包括：
形变系数确定模块，用于获取源图像的第一尺寸和目标图像的第二尺寸，并根据所述第一尺寸和所述第二尺寸确定行方向形变系数和列方向形变系数；
累加计算模块，用于分别将所述行方向形变系数和所述列方向形变系数输入定点累加器进行累加计算；
插值参数确定模块，用于分别对每次的累加结果进行取整操作，以得到各个所述累加结果的整数部分和小数部分，并将所述行方向形变系数的各个累加结果的整数部分作为行取数地址，小数部分作为行插值系数，将所述列方向形变系数的各个累加结果的整数部分作为列取数地址，小数部分作为列插值系数；
目标像素确定模块，用于针对所述目标图像中的每个目标像素点，根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数，并根据所述目标行取数地址和所述目标列取数地址确定在所述源图像中对应的算法所需的源像素点，再基于双线性插值算法，根据所述源像素点的像素值、所述目标行插值系数及所述目标列插值系数确定所述目标像素点的像素值；
所述装置还包括：
累加结果存储模块，用于在所述根据所述目标像素点的像素坐标从所有所述行取数地址、所述列取数地址、所述行插值系数及所述列插值系数中确定对应的目标行取数地址、目标列取数地址、目标行插值系数及目标列插值系数之前，将所述行方向形变系数的各个累加结果的整数部分和小数部分依次存入第一查找表中，将所述列方向形变系数的各个累加结果的整数部分和小数部分依次存入第二查找表中，所述第一查找表和所述第二查找表的索引值分别与各个所述目标像素点的行坐标和列坐标对应；
相应的，所述目标像素确定模块，包括：
目标参数查找单元，用于分别将所述像素坐标中的行坐标和列坐标作为索引值从所述第一查找表和所述第二查找表中查找所述目标行取数地址、所述目标列取数地址、所述目标行插值系数及所述目标列插值系数。
8.一种计算机设备，其特征在于，包括：
一个或多个处理器；
存储器，用于存储一个或多个程序；
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求1-6中任一所述的基于双线性插值算法的图像缩放方法。
9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求1-6中任一所述的基于双线性插值算法的图像缩放方法。
CN202210057376.0A 2022-01-06 2022-01-19 基于双线性插值算法的图像缩放方法、装置、设备及介质 Active CN114092336B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202210057376.0A CN114092336B (zh) 2022-01-19 2022-01-19 基于双线性插值算法的图像缩放方法、装置、设备及介质
PCT/CN2023/070762 WO2023131252A1 (zh) 2022-01-06 2023-01-05 基于数据流架构的图像尺寸调整结构、调整方法及图像缩放方法和装置
US18/301,985 US20230252600A1 (en) 2022-01-06 2023-04-17 Image size adjustment structure, adjustment method, and image scaling method and device based on streaming architecture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210057376.0A CN114092336B (zh) 2022-01-19 2022-01-19 基于双线性插值算法的图像缩放方法、装置、设备及介质

Publications (2)

Publication Number Publication Date
CN114092336A CN114092336A (zh) 2022-02-25
CN114092336B true CN114092336B (zh) 2022-05-20

Family

ID=80308526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210057376.0A Active CN114092336B (zh) 2022-01-06 2022-01-19 基于双线性插值算法的图像缩放方法、装置、设备及介质

Country Status (1)

Country Link
CN (1) CN114092336B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023131252A1 (zh) * 2022-01-06 2023-07-13 深圳鲲云信息科技有限公司 基于数据流架构的图像尺寸调整结构、调整方法及图像缩放方法和装置
CN115082323B (zh) * 2022-08-19 2022-11-04 深流微智能科技(深圳)有限公司 图像处理方法、装置、电子设备及存储介质
CN115601231B (zh) * 2022-11-22 2023-03-10 南京后摩智能科技有限公司 图像处理方法、装置、硬件加速器、芯片以及设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102186044A (zh) * 2010-06-22 2011-09-14 上海盈方微电子有限公司 一种边缘相关性图像无极缩放算法及其硬件实现装置
CN104361555A (zh) * 2014-11-24 2015-02-18 中国航空工业集团公司洛阳电光设备研究所 一种基于fpga的红外图像缩放方法
CN108986033A (zh) * 2018-07-26 2018-12-11 西安电子科技大学 基于双线性插值算法处理的图像缩放方法
CN110223232A (zh) * 2019-06-06 2019-09-10 电子科技大学 一种基于双线性插值算法的视频图像放大方法
CN112308787A (zh) * 2019-08-02 2021-02-02 北京地平线机器人技术研发有限公司 畸变矫正方法及装置、电子设备
CN112508793A (zh) * 2020-12-22 2021-03-16 深圳开立生物医疗科技股份有限公司 一种图像缩放方法、装置及电子设备和存储介质

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100054621A1 (en) * 2008-08-26 2010-03-04 Qualcomm Incorporated Dual lookup table design for edge-directed image scaling
CN101789234A (zh) * 2009-01-23 2010-07-28 中兴通讯股份有限公司 数字图像缩放处理方法及集成系统

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102186044A (zh) * 2010-06-22 2011-09-14 上海盈方微电子有限公司 一种边缘相关性图像无极缩放算法及其硬件实现装置
CN104361555A (zh) * 2014-11-24 2015-02-18 中国航空工业集团公司洛阳电光设备研究所 一种基于fpga的红外图像缩放方法
CN108986033A (zh) * 2018-07-26 2018-12-11 西安电子科技大学 基于双线性插值算法处理的图像缩放方法
CN110223232A (zh) * 2019-06-06 2019-09-10 电子科技大学 一种基于双线性插值算法的视频图像放大方法
CN112308787A (zh) * 2019-08-02 2021-02-02 北京地平线机器人技术研发有限公司 畸变矫正方法及装置、电子设备
CN112508793A (zh) * 2020-12-22 2021-03-16 深圳开立生物医疗科技股份有限公司 一种图像缩放方法、装置及电子设备和存储介质

Also Published As

Publication number Publication date
CN114092336A (zh) 2022-02-25

Similar Documents

Publication Publication Date Title
CN114092336B (zh) 基于双线性插值算法的图像缩放方法、装置、设备及介质
KR102443546B1 (ko) 행렬 곱셈기
CN109919311B (zh) 生成指令序列的方法、执行神经网络运算的方法和装置
WO2019184657A1 (zh) 图像识别方法、装置、电子设备及存储介质
EP3855367A1 (en) Operation accelerator, processing method, and related device
CN106846235B (zh) 一种利用NVIDIA Kepler GPU汇编指令加速的卷积优化方法及系统
CN110738308B (zh) 一种神经网络加速器
CN112668708B (zh) 一种提高数据利用率的卷积运算装置
CN109885406B (zh) 算子计算优化方法、装置、设备及存储介质
CN107680028B (zh) 用于缩放图像的处理器和方法
JP2022188301A (ja) 情報処理装置、情報処理方法
CN114503126A (zh) 矩阵运算电路、装置以及方法
CN113485750B (zh) 数据处理方法及数据处理装置
WO2022226721A1 (zh) 一种矩阵乘法器及矩阵乘法器的控制方法
CN114463551A (zh) 图像处理方法、装置、存储介质及电子设备
CN114022366B (zh) 基于数据流架构的图像尺寸调整装置、调整方法及设备
CN116888591A (zh) 一种矩阵乘法器、矩阵计算方法及相关设备
CN109948787B (zh) 用于神经网络卷积层的运算装置、芯片及方法
CN113657587B (zh) 基于fpga的可变形卷积加速方法及装置
US20230252600A1 (en) Image size adjustment structure, adjustment method, and image scaling method and device based on streaming architecture
CN115034360A (zh) 三维卷积神经网络卷积层的处理方法和处理装置
CN115310037A (zh) 矩阵乘法计算单元、加速单元、计算系统和相关方法
TWI798591B (zh) 卷積神經網路運算方法及裝置
Van Swaaij et al. Deriving ASIC architectures for the Hough transform
CN114820313A (zh) 基于数据流架构的图像缩放装置、方法、设备及存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant