JPH0444305B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル画像処理装置、特に局所処理
型画像プロセツサに関するものである。

従来の技術 一般に、デジタル画像処理においては、２次元
配列された画像データを対象とするものであり、
現在の逐次型コンピユーターでは不得意とする演
算処理のひとつである。また、画像処理には多大
な演算時間と記憶容量が必要となる。そこで、画
像処理の高速化の為に種々の画像プロセツサが提
案されている。

各種の画像プロセツサの中で、局所処理型画像
プロセツサ（以下局所画像プロセツサと記す）
は、比較的簡単に画像処理システムを構成できる
事から、最も良く開発が行なわれている。本発明
も、この局所画像プロセツサに類するものであ
り、以下、従来の局所画像プロセツサについて説
明する。

一般に、局所画像プロセツサは、入力画像デー
タからなる適当な大きさの局所領域データを取り
出し、この局所領域データに対して演算を行なう
ものであり、局所領域を対象画像全体に走査する
事により全画面の画像処理を行なうものである。

画像演算の中で平均化、微分操作、特徴抽出な
ど局所処理で実行されるものが多く、これらの処
理は局所領域の形や大きさによつて複雑さを異に
するが、一般に３×３から16×16程度の局所領域
を対象として画像処理が行なわれている。

第４図には、従来の局所画像プロセツサの１例
を示す。

第４図は３×３の局所処理を行う場合の例であ
り、１はｍ×ｎ画素に分割された入力画像、２，
３はそれぞれｎ段のシフトレジスタである。２１
が局所画像処理を行う局所画像プロセツサであ
り、４〜１２は１段のシフトレジスタ、１４〜１
６は画像データ入力端子、１７〜１９は画像デー
タ出力端子、１３は演算ユニツト、２０は演算結
果出力端子である。１の入力画面から走査によ
り、画像データが１画素ずつ連続的に取り出され
シフトレジスタ４に転送される。また、シフトレ
ジスタ７には２のｎビツトシフトレジスタによ
り、シフトレジスタ４に転送されるデータに対し
て１ライン分遅れたデータが転送される。同様に
シフトレジスタ１０には前記２及び３のｎビツト
シフトレジスタにより、２ライン分遅れたデータ
が転送される事になる。

以上の様に１ライン分ずつ遅れた画像データが
シフトレジスタ４，７，１０に送られ、シフトレ
ジスタ４，７，１０から、それぞれシフトレジス
タ５，８，１０に、また、シフトレジスタ５，
８，１１からそれぞれシフトレジスタ６，９，１
２に、画像データが１画素ずつ転送される。

以上の様な動作により入力画像から１画素ずつ
取り出される画素データをシフトレジスタ４〜１
２で再構成し、３×３近傍の局所領域データとし
て順次取り出す事ができる。（このシフトレジス
タ４〜１２を局所領域レジスタと言う）以上の様
にして、入力画像の走査により順次取り出される
局所領域データに対して演算ユニツト１３で、順
次信号処理を行なう事により全画面の画像処理を
行なう事ができる。

一般にこの様な局所画像プロセツサを集積回路
化する場合には、集積回路規模からの規制によ
り、３×３から５×５の局所領域のものが実現さ
れている。したがつて拡張された広い領域の局所
画像処理を行うためにはこの局所画像プロセツサ
を複数個用いている。第５図に３×３の局所領域
レジスタを有する局所画像プロセツサを４個用い
て６×６の拡張局所画像処理を行う場合を示す。
３７は画像信号入力端子、２，３および３０〜３
２は１ライン遅延用シフトレジスタであり、これ
により６ライン分の画像データが同時に取り出せ
る。２１−１〜２１−４は第４図２１に示す局所
画像プロセツサであり端子１４〜２０は第４図に
示す同一番号の端子と対応している。図に示す様
に局所画像プロセツサ２１−２，２１−３の画像
データ出力端子を局所画像プロセツサ２１−２，
２１−４の画像データ入力端子に接続することに
より、第６図に示す様に対象とする拡張局所領域
の画素（図の場合は６×６画素）を各局所画像プ
ロセツサ２１−１〜２１−４に同時に取り込んで
いる。第６図において４０は処理しようとする画
面であり、４１，４２，４３，４４はそれぞれ局
所画像プロセツサ２１−４，２１−３，２１−
２，２１−１に任意のタイミングで同時に取り込
まれる局所領域を示す。この様な従来の処理対象
局所領域の拡張が可能となる局所画像プロセツサ
構成においてはこの拡張局所領域が同時に複数個
の局所画像プロセツサに取り込まれるため、拡張
局所領域全域にわたつての空間積和等の演算を行
う場合には第５図に示す様に局所画像プロセツサ
２１−１〜２１−４の演算ユニツトで３×３画素
の空間積和演算を行つた出力２０を外部の加算器
３３〜３５で加算する必要があつた。

発明が解決しようとする問題点 このような従来の構成では、複数個の局所画像
プロセツサを用いて局所領域の拡張処理を行う場
合には外部に加算器が必要となり構成が複雑とな
るとともに、拡張された局所領域の処理を行うに
は各プロセツサでの処理時間に加え、加算を行な
うための時間が必要となり、処理速度低下の原因
になつていた。

問題点を解決するための手段 本発明は上記問題点を解決するため、少なくと
も第１、第２の局所画像プロセツサを備え、 前記第１、第２の局所画像プロセツサは局所領
域レジスタと、この局所領域レジスタに接続され
た演算ユニツタと、前記局所領域レジスタに接続
された拡張レジスタとを備え、 前記第１の局所画像プロセツサは前記局所領域
レジスタに取り込まれる局所画像領域の画素デー
タを入力し、 前記第２の局所画像プロセツサは前記第１の局
所画像プロセツサの拡張レジスタと演算ユニツト
の出力を入力し、前記第１の局所画像プロセツサ
の拡張レジスタの出力は前記第２の局所画像プロ
セツサの局所領域レジスタに入力され、前記第１
の局所画像プロセツサの演算ユニツトの出力は前
記第２の局所画像プロセツサの演算ユニツトに入
力され、 前記第１の局所画像プロセツサの演算ユニツト
の出力及び前記第２の局所画像プロセツサの局所
領域レジスタの出力は前記第２の局所画像プロセ
ツサの演算ユニツトに入力され、計算される構成
とするものである。

作 用 本発明は上記した構成により、複数個の局所画
像プロセツサを用いて局所領域の拡張処理を行う
場合、各々の局所画像プロセツサの演算出力信号
を局所領域の走査方向に対して次段に配置された
局所画像プロセツサのデータ入力に接続し、演算
ユニツタでの演算を処理対象とする局所領域の画
素データとデータ入力に対して行うことにより、
空間積和演算等の処理を簡単な構成で処理速度を
低下させることなく、外部の加算器を用いずに実
行できる。

実施例 第１図は本発明の局所画像プロセツサの一実施
例を示すブロツク図である。第１図において第４
図と同一構成要素のものは同一番号としている。
１は入力画像、２，３は１ライン遅延用レジスタ
であり、２１が局所画像プロセツサである。４〜
１２は１段シフトレジスタであり、２，３のレジ
スタとにより対象とする局所領域画素のデータを
取り込んでいる。１３は演算ユニツトであり、４
〜１２のシフトレジスタにより取り出された局所
領域画素データとデータ入力端子２５の外部入力
データに対して演算を施す。２２〜２４は１ビツ
トのシフトレジスタであり、局所データレジスタ
４〜１２に対して水平方向に１ビツト追加してあ
る。１４〜１６は局所画像データ入力端子、１７
〜１９は局所画像データ出力端子、２０は演算結
果出力端子である。この様にシフトレジスタ２２
〜２４を追加することにより、拡張した局所領域
画像処理を行う場合、次段に送る画像データ出力
端子１７〜１９の出力信号は１画素分遅れた信号
となる。第２図は、第１図に示す局所画像プロセ
ツサ２１を複数個用いて拡張された局所領域の画
像処理を行う場合を示す。第２図において第５図
と同一構成要素のものは同一番号としてある。３
７は画像信号入力端子、２，３および３０〜３２
は１ライン遅延用シフトレジスタであり、これに
より６ライン分の画像データが同時に取り出せ
る。２１−１〜２１−４は第１図に示す局所画像
プロセツサであり、端子１４〜２０および２１は
第１図に示す同一番号の端子と対応している。図
に示す様に、局所画像プロセツサ２１−２，２１
−３の画像データ出力端子を局所画像プロセツサ
２１−２，２１−４の画像データ入力端子に接続
すると共に、シフトレジスタ３とシフトレジスタ
30の間に１ビツトのシフトレジスタ３８を挿入す
ることにより、各局所画像プロセツサ２１−１〜
２１−４に任意のタイミングで取り込まれる局所
領域の画素は第３図に示す様になる。第３図にお
いて、４０は処理しようとする画面であり、４
１，４２，４３，４４はそれぞれ局所画像プロセ
ツサ２１−４，２１−３，２１−２２１−１に任
意のタイミングに同時に取り込まれる局所領域で
ある。図に示す様に各局所画像プロセツサ２１−
１〜２１−４に取り込まれる局所画像領域４１〜
４４には水平方向に１画素、上下の分割された領
域間で２画素の間隔があいているが、第２図に示
す様に、各局所画像プロセツサ２１−１〜２１−
４の演算結果出力端子２０の出力信号は局所領域
の走査方向に対して次段の局所画像プロセツサの
データ入力端子２５に送られ、空間積和演算等で
は前段での対象局所領域の積和演算結果は次のタ
イミングで次段の対象局所領域を積和演算結果と
の和が取られる。この様に局所画像領域の走査方
向に対して各局所画像プロセツサの演算結果を順
次転送していく事により、最終段の局所画像プロ
セツサ２１−４の演算結果出力３６に対象とする
拡張局所領域（図の場合は６×６）の演算結果を
得ることができる。尚第２図に示すシフトレジス
タ３８のビツト数は拡張局所領域処理に用いる局
所画像プロセツサの数に応じて変わるものであ
る。また、上記説明からも明らかなように、本発
明の画像プロセツサを複数個用いることにより、
どの様な局所領域の画像処理にも対応でき、拡張
処理の対象となる局所領域の大きさに制限はな
い。

発明の効果 以上述べたきたように、本発明は局所領域の拡
張処理を外部回路が不要な構成で実現できるとと
もに、各プロセツサの演算結果出力は次段のプロ
セツサでの局所領域処理と同時に加算されるの
で、処理速度を低下させることなく拡張処理が可
能となる。また、処理対象とする拡張された局所
領域の大きさが制限されない画像プロセツサを簡
単な構成で実現できるのでLSI化に最適であり、
実用的にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例における局所画像プ
ロセツサを示すブロツク図、第２図は本実施例に
おける局所画像プロセツサを複数個用いて拡張局
所処理を行う装置のブロツク図、第３図は第２図
の装置による拡張局所処理における各局所画像プ
ロセツサの処理領域を示す図、第４図は従来の局
所画像プロセツサのブロツク図、第５図は従来の
拡張処理装置のブロツク図、第６図は拡張局所処
理における各局所画像プロセツサの処理領域を示
す図である。 ４〜１２……局所領域レジスタ、１３……演算
ユニツト、２１……局所画像プロセツサ、２２〜
２４……シフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも第１、第２の局所画像プロセツサ
   を備え、 前記第１、第２の局所画像プロセツサは局所領
   域レジスタと、この局所領域レジスタに接続され
   た演算ユニツトと、前記局所領域レジスタに接続
   された拡張レジスタとを備え、 前記第１の局所画像プロセツサは前記局所領域
   レジスタに取り込まれる局所画像領域の画素デー
   タを入力し、 前記第２の局所画像プロセツサは前記第１の局
   所画像プロセツサの拡張レジスタと演算ユニツト
   の出力を入力し、前記第１の局所画像プロセツサ
   の拡張レジスタの出力は前記第２の局所画像プロ
   セツサの局所領域レジスタに入力され、前記第１
   の局所画像プロセツサの演算ユニツトの出力は前
   記第２の局所画像プロセツサの演算ユニツトに入
   力され、 前記第１の局所画像プロセツサの演算ユニツト
   の出力及び前記第２の局所画像プロセツサの局所
   領域レジスタの出力は前記第２の局所画像プロセ
   ツサの演算ユニツトに入力され、計算されること
   を特徴とする局所画像プロセツサ。