JPH02125373A

JPH02125373A - 画像処理装置

Info

Publication number: JPH02125373A
Application number: JP27869488A
Authority: JP
Inventors: Shiro Sakiyama; 史朗崎山; Kunitoshi Aono; 邦年青野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-11-04
Filing date: 1988-11-04
Publication date: 1990-05-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はデジタル画像処理装置、特に局所処理型画像処
理装置に関するもので、限られた局所画像レジスタを有
効に用いて局所領域の拡大を図ると共に、局所画像デー
タ処理の並列処理を行わせるものである。

従来の技術従来使用されている局所処理型画像処理装置は、一般に
第４図に示す装置が用いられている。第４図において、
１はｍＸｎ画素の入力画像、２．３はそれぞれｎビット
のシフトレジスタ、８〜１６は１ビツトのシフトレジス
タ、１７〜２５はバッファレジスタ、２６は演算回路で
あり、以上説明した８〜２６の要素により、局所処理回
路２７が構成されている。また、２８は局所処理回路２
７と同一の局所処理回路である。また２９はバッファレ
ジスタ１７〜２５の書き込み制御回路である。

１の入力画面から走査により、画像データが１画素ずつ
連続的に取り出されシフトレジスタ８に転送される。ま
たシフトレジスタ１１には２のｎビットシフトレジスタ
により、シフトレジスタ８に転送されるデータに対して
１ライン分遅れたデータが転送される事になる。以上の
様に１ライン分ずつ遅れたデータがシフトレジスタ１１
．１４に送られ、シフトレジスタ８，１１．１４からそ
れぞれシフトレジスタ９．　１２．１５に、また、シフ
トレジスタ９．　１２．　１５からそれぞれシフトレジ
スタ１０，１３．１８に画像データが１画素ずつ転送さ
れる。

以上の様な動作により入力画像から１画素ずつ取り出さ
れる画素データをシフトレジスタ８〜１６で７［成し、
シフトレジスタ８〜１６にある画素データを、バッファ
レジスタ書き込み制御回路２９の書き込み制御信号によ
りバッフルレジスタに取り込まれ、３×３の局所領域デ
ータとして取り出す事ができる。ここで書き込み制御回
路２９は局所処理回路２７．２８のバッファレジスタに
対して、それぞれ走査周期の２倍の周期で互いに位相が
異なる書き込み制御信号を与える事により、入力画像か
ら取り出される局所領域データが局所領域回路２７．２
８の各々のバッファレジスタに交互に書き込まれること
になる。

以上の様にして取り出された局所領域データに対して、
局所領域回路２７．２８の各々の演算回路で順次データ
処理する事により、全画面の画像処理を並列処理により
高速に行うことができる。

発明が解決しようとする課題しかしながら上記のような構成では、画像処理が、局所
処理回路内にもつ局所領域データの領域でしか対応でき
ず、またより大きな局所領域に対応しようとすると、そ
の領域全てのシフトレジスタ、バッフルレジスタが必要
となり回路規模が大きなものとなってしまう。ところで
大きな局所領域での局所領域データ処理を行う場合、そ
の大きな局所領域の全ての局所領域データを必要とする
場合は少な（、その局所領域データの一部だけを使いデ
ータ処理する場合が多い。そこで本発明はこれらの点に
鑑み、限られた局所領域画像レジスタを有効に用いて、
局所領域の有効的な拡大と局所画像データ処理の並列処
理を行わせるものである。

課題を解決するための手段本発明は上記問題を解決するため、入力画像からある大
きさの局所領域データを取り出し、この局所領域データ
に対してデータ処理を行う局所処理型画像処理装置にお
いて、前記局所領域データを記憶する複数のレジスタと
、前記レジスタに対応した複数の演算回路を有し、走査
により順次取り出される局所領域データを、前記複数の
レジスタに間引いて書き込む制御手段と、前記局所領域
データを前記複数のレジスタに交互に書き込む制御手段
とを持ち、前記局所領域データの局所領域の有効的な拡
大及び局所画像データ処理の並列化を行わせる事を特徴
とする画像処理装置を提供するものである。

作用上記した構成により、限られた局所領域画像レジスタを
有効に用いて、局所領域の有効的な拡大と局所画像デー
タ処理の並列処理を行わせる事が可能となる。

実施例第１図は、本発明の画像処理装置の第１の実施例を示す
。ここで、第４図の従来例と共通の構成要素の番号は、
同じにしである。

第１図において、１はｍＸｎ画素の入力画像、２〜５は
ｎビットのシフトレジスタ、６，７は２゜３のｎビット
シフトレジスタをｎビットのシフトにするか２ｎビツト
のシフトにするかの切り換え回路、８〜１６は１ビツト
のシフトレジスタ、１７〜２５はバッファレジスタ、２
６は演算回路であり、以上説明した８〜２６の要素によ
り、局所処理回路２７が構成されている。また、２８は
局所処理回路２７と同一の局所処理回路である。また２
９はバッファレジスタ１７〜２５の書き込み制御回路で
ある。３０はシフトレジスタ８〜１６の書き込み制御回
路である。

第１図の本発明の第１の実施例においても、第４図と同
様に、入力画面から走査により１画素ずつ連続的に取り
出される画像データを、２〜３のｎビットシフトレジス
タ、８〜１Ｂのシフトレジスタ、１７〜２５のバッファ
レジスタ、２９のバッフルレジスタ書き込み制御回路、
３０のシフトレジスタ書き込み制御回路により、２７．
２８の各局所領域回路のバッフルレジスタに３×３の局
所領域データとして交互に取り出す事ができる。

ここで本発明によれば、シフトレジスタ８〜１６の書き
込みは３０のシフトレジスタ書き込み制御回路によって
制御され、また、６のシフト数切り換え回路によって、
シフトレジスタ１１にはシフトレジスタ８に転送される
データに対して１ライン分もしくは２ライン分遅れたデ
ータが転送される事になり、７のシフト数切り換え回路
によって、シフトレジスタ１４にはシフトレジスタ１１
に転送されるデータに対して１ライン分もしくは２ライ
ン分遅れたデータが転送される事になる。

第３図に、局所処理回路２７．２８のシフトレジスタに
対しては走査周期の書き込み制御信号を、バッファレジ
スタに対しては走査周期の２倍の周期で互いに位相が異
なる書き込み信号を、シフトレジスタ書き込み制御回路
３０、バッフルレジスタ書き込み制御回路２９よりそれ
ぞれ与え、さらに１ライン分遅れたデータが局所処理回
路２７゜２８のシフトレジスタ１１．１４に入力するよ
うに、６．７のシフト数切り換え回路の設定をした時の
それぞれのバッファレジスタの入力データの流れを示す
。

第３図において、（ａ）は１のｍＸｎ画素の入力画像か
ら送られるデータのサンプリング周期を表し、　（ｂ）
は局所処理回路２７のバッファレジスタのデータの変化
のようすをを、　（Ｃ）は局所処理回路２８のバッファ
レジスタのデータの変化のようすを表している。（ｄ）
は（ｂ）のデータを（ｅ）は（Ｃ）のデータを表してい
る。

第３図では、従来の画像処理装置の回路構成図（第４図
）の並列処理動作と同一の並列処理動作が、本発明にお
いても動作する事を示している。

第２図に、局所処理回路２７．２８のシフトレジスタ、
バッファレジスタに対して、走査周期の２倍の周期で互
いに位相が異なる書き込み信号を、シフトレジスタ書き
込み制御回路３０、バッファレジスタ書き込み制御回路
２９よりそれぞれ与え、さらに２ライン分遅れたデータ
が局所処理回路２７．２８のシフトレジスタ１１．１４
に入力するように、６．７のシフト数切り換え回路の設
定をした時のそれぞれのバッファレジスタの入力データ
の流れを示す。

第２図において、（ａ）はｌのｍＸｎ画素の入力画像か
ら送られるデータのサンプリング周期を表し、　（ｂ）
は局所処理回路２７のバッフルレジスタのデータの変化
のようすをを、　（Ｃ）は局所処理回路２８のバッファ
レジスタのデータの変化のようすを表している。（ｄ）
は（ｂ）のデータを（ｅ）は（Ｃ）のデータを表してい
る。

第２図でわかるように、２７の局所処理回路は偶数列の
局所領域データを取り込んでおり、また、２８の局所処
理回路は奇数列の局所領域データを取り込んでおり、局
所領域の大きさが、見かけ上３×３から５Ｘ５に拡大し
ている。また、画像サンプリング周期の２倍の周期でデ
ータ処理していることがわかる。

以上の様に、従来の制御回路２９の他にシフトレジスタ
書き込み制御回路３０とシフト数切り換え回路を設ける
事により、バッファレジ大りへの有効なデータ入力が可
能となる。

なお第１図においては局所処理回路を２個並列に接続し
ているが局所処理回路の数に制限はなく、多いほどより
大きな局所領域からのデータを取り入れる事ができ、並
列処理することができる。

発明の詳細な説明したように、本発明を用いれば局所処理回路の規
模の増加を少なくして局所領域バッフルレジスタへの有
効データの入力、もしくは局所領域の有効的な拡大が図
れ、さらに並列処理を行わせることができる。

【図面の簡単な説明】

第１図は本発明の画像処理装置の一実施例の回路構成図
、第２図は本発明の画像処理装置の動作説明図、第３図
は本発明の画像処理装置の従来と同一動作を行う場合の
動作説明図、第４図は従来の画像処理装置の回路構成図
である。１−俸・入力画像、２〜δφ拳・ｎビットンフトレジス
タ、６〜７・・・シフト数切り換え回路、８〜１６・・
・１ビツトシフトレジスタ、１７〜２５・参会バッファ
レジスタ、２６拳・・演算回路、２７〜２８局所処理回
路、２９拳・・バッファレジスタ書き込み制御回路、３
０・・・シフトレジスタ書き込み制御回路。

Claims

【特許請求の範囲】

入力画像からある適当な大きさの局所領域データを記憶
する複数のレジスタと、前記レジスタに対応した複数の
演算回路を有し、走査により順次取り出される局所領域
データを、前記複数のレジスタに間引いて書き込む制御
手段と、前記局所領域データを前記複数のレジスタに交
互に書き込む制御手段とを持ち、前記局所領域データの
局所領域の拡大及び局所画像データ処理の並列処理を行
わせる事を特徴とする画像処理装置。