JPH0240688A - 実時間動画処理方式及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル動画信号、とりわけ高精細ビデオ
信号処理に必要な高速データ処理を実現するための並列
処理プロセッサに関する。

（従来の技術） 一般に、動画信号処理は、高速かつ大量のデータを扱う
ため、多くの計算量を必要とする。このため、最近のＬ
ＳＩ技術を以てしても、プロセッサＬＳＩ単体での実時
間動画処理は、フィルタリングに代表される単純で全画
面に−様な処理に限定されているのが現状である。従っ
て、ソフトウェア制御による、より複雑な動画処理を実
時間で行なうには、多数のプロセッサを効率良く並列動
作させるマルチプロセッサアーキテクチャの採用が必要
となる。

実時間画像処理を行なうために多数のプロセッサを効率
良（並列動作させるマルチプロセッサとして、１９８８
年４月に発行さ゛れたＰｒｏｃｅｅｄ　ｉｎｇｓｏｆ　
ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒ
ｅｎｃｅ　ｏｎＡｃｏｕｓｔｉｃｓ、　５ｐｅｅｃｈ　
ａｎｄ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ誌の第１
巻７９７−８００ページに記載されたものがある。この
文献には、１画面を複数の部分画面に分割し、それぞれ
に１個のシグナルプロセッサを割り当て、割り当てられ
た部分画面を１フレ一ム周期（約１／３０秒）で処理す
ることが示されている。マルチプロセッサ形態は、１本
の入力ビデオバスと１本の出力ビデオバスに全てのプロ
セッサを並列に接続した１次元配列構成となっている。

各シグナルプロセッサは、割当てられた部分画面と、そ
の周辺領域データを他のプロセッサと重複して入力ビデ
オバスから局所メモリに取り込む。このため、２次元コ
ンボリューションや動キベクトル検出等においても、個
々のプロセッサは、内部に取り込んだ部分画面データを
用いて処理することができ、プロセッサ間通信を行なう
必要はない。即ち、メモリの総容量は重複して取り込ま
れる割合が多いほど大きくはなるものの、プロセッサ間
通信により処理効率の低下は生じない。従って、この方
式は、多数のプロセッサの並列動作を必要とする実時間
動画処理に適している。このように、重複したデータの
取り込みによって各部分画面毎に独立した処理を可能す
る方法は、「オーバーラツプセーブ法」と呼ばれている
。

また、同記載内容によれば、各プロセッサの出力に加算
器を配置し、出力バス上で複数のプロセッサの出力の重
ねあわせを可能とする構成も提案している。この構成に
より、隣接領域の境界部分を重ね合わせて、画面分割処
理による出力部分領域間の不連続を無くすことができる
。このように、部分領域毎に独立して演算処理した結果
を隣接領域間で重ね合わせる方法は、「オーバーラツプ
アット」法と呼ばれている。

（発明が解決しようとする課題） このようなプロセッサで、従来のＴＶ信号の５倍以上の
帯域をもつ高精細なビデオ信号（一般に高品位ＴＶ信号
とよばれる）を処理することを考えてみる。上記のマル
チプロセッサでは、プロセッサ数に比例した演算能力が
得られるため、高品位ＴＶ信号の実時間処理に要する演
算能力は、プロセッサを多数接続することによって達成
出来る。

このとき、高精細ビデオ信号の標本化周波数は、５０〜
８０ＭＨｚと高速であるため、各プロセッサの入出力機
能を変更する必要がある。ところがこのような方法では
、データ速度がより高速化された場合などには、全プロ
セッサの設計変更が必要となる。また、高精細ビデオ信
号処理用のプロセッサを別途開発することになり、両者
を兼用することが出来ないという問題がある。更に、プ
ロセッサ数が増えるに従って高速な高精細ビデオ信号が
通過するバス線長が長くなり、装置実現上不利となる。

従って、本発明の目的は、従来の技術の項で述べた画面
の分割処理に基づいたマルチプロセッサ構成を採った通
常のビデオ信号処理装置をそのまま用いて、高品位ＴＶ
信号の様な高速信号を実現する装置構成と処理方式を提
供することにある。

（課題を解決するための手段） このために、本発明は以下の３つの内容より成る。

第１の本発明は、ディジタル信号処理装置をＮ台並列動
作させて、ビデオ信号を実時間処理する装置であって、
ディジタルビデオ信号と水平同期信号を入力し、前記デ
ィジタルビデオ信号のライン信号を、隣接部が互いにオ
ーバーラツプしたＮ個の部分ライン信号に分割し、各部
分ライン信号を前記水平同期信号で定まる水平走査周期
に時間伸張する速度変換回路と、前記速度変換された部
分ライン信号各々を取り込み、予め定められた周期内に
処理し、前記水平同期信号に同期して出力部分ライン信
号を出力するＮ台の信号処理装置と、前記Ｎ台の信号処
理装置の出力信号を入力し、出力ビデオ信号を１ライン
毎に合成する速度逆変換回路から成る実時間ビデオ信号
処理装置である。

第２の本発明は、ディジタル信号処理装置をＮ台並列動
作させて、ビデオ信号を実時間処理する装置であって、
ディジタルビデオ信号と水平同期信号を入力し、前記デ
ィジタルビデオ信号のライン信号を、隣接部が互いにオ
ーバーラツプしたＮ個の部分ライン信号に分割し、各部
分ライン信号を前記水平同期信号で定まる水平走査周期
に時間伸張する速度変換回路と、前記時間伸張された部
分ライン信号各々を取り込み、予め定められた周期内に
処理し、前記水平同期信号に同期して出力部分ライン信
号を出力する第１から第Ｎまでの信号処理装置と、第ｉ
−１信号処理装置（２≦ｉ≦Ｎ）の出力を予め定められ
た量だけ遅延させるＮ−１個の遅延器と、前記遅延器に
より遅延させた第ｉ−１信号処理装置の出力の一部を選
択して第ｉ信号処理装置の出力に加え合わせるＮ−１個
の重ね合せ回路と、前記第１の信号処理装置の出力部分
ライン信号と前記Ｎ−１個の重ね合せ回路の出力からラ
イン単位に出力ビデオ信号を合成する速度逆変換回路か
ら成る実時間ビデオ信号処理装置である。

第３の本発明は、第２の本発明に依る実時間ビデオ信号
処理装置で、高精細ビデオ信号を分割処理する方法であ
って、第２の本発明で記載した第１の信号処理装置には
、画面上の左端に位置する部分ライン信号の処理を割当
て、右端に至る出力部分ライン信号の処理は、順に、第
２から第Ｎまでの信号処理装置に割当てることにより、
第２の本発明で記載した重ね合せ回路では、隣接する２
つの出力部分ライン信号の右側に位置する出力部分ライ
ン信号を第２の本発明で記載した遅延器により遅延させ
て隣接部の重ね合わせを行なうことを特徴とした実時間
ビデオ信号処理方法である。

（作用） 本発明では、通常のディジタルビデオ信号を実時間処理
する信号処理装置をそのまま並列に使って高精細ビデオ
信号を実時間処理する。この信号処理装置は、例えば従
来の技術の項で述べたマルチプロセッサである。その場
合、信号処理装置は複数個の単位プロセッサで構成され
ており、信号処理装置に供給されたビデオ信号は、各装
置内部の入力バスにより全ての単位プロセッサに供給さ
れ、処理結果は、各信号処理装置内で割当てられたタイ
ミングで装置内部の出力バスに出力される。

高精細ビデオ信号の処理に要する信号処理装置の台数は
、信号処理装置の動作速度と高精細ビデオ信号の標本化
周波数の比率により定まり、信号処理装置の入出力バス
のデータレートが、通常のビデオ信号のそれと等しくな
る程度に並列展開し速度変換を行なう。従って、並列展
開数Ｎは、標本化周波数の比率と同じとなり、現在提案
されているディジタル高精細ビデオ信号では、５〜１０
である。速度変換は、高精細ビデオ信号を入力して直ち
に１カ所で行なわれ、従来のＴＶ信号のレベルにまで低
速変換されてＮ本のバスにより各信号処理装置に供給さ
れる。一方、処理内容によって１画素当りの処理が複雑
になると、実時間処理に要する単位プロセッサ総数は増
加するが、これには各信号処理装置内の単位プロセッサ
を増設して対応する。

本発明における画面分割は、入力高精細ビデオ信号の１
ラインをＮ個の小区間に分割して各部分ライン信号を信
号処理装置に供給する。従って、各信号処理装置には、
１画面を縦方向にＮ個に分割した部分領域を割当てたこ
とになる。Ｎ個の信号に並列展開する際に、所定量の画
素データを隣接する部分領域間で重複させることによっ
て、各信号処理装置間での重複した取り込みを可能とし
ている。

このとき、１ライン全てを重複部分を持たせてＮ個に分
割した場合、各部分ライン信号はライン信号の１／Ｎよ
り重複部分だけ多い数の画素から成るので、各部分ライ
ン信号は、正確に源信号の１／Ｈの速度までは落とせな
い。しかしながら、多（の場合、水平ブランキング区間
は処理対象から除かれ、画面に表れる有効画素のみ速度
変換の対象とするため、各部分ライン信号に含まれる画
素数は、１／Ｎ以下にできると考えて良い。このように
して分割した、各部分ライン信号は、１ライン周期にま
で時間伸張することによって、信号の速度は入力高精細
ビデオ信号の１／Ｎとなる。

このように速度変換した信号に、入力高精細ビデオ信号
の同期信号を付は加えると、入力高精細ビデオ信号とラ
イン数、垂直同期周波数が等しく、■ラインの画素数、
標本化周波数のみが源信号の１／Ｎとなったビデオ信号
とみなすことができる。従って、上記の様にして得た各
部分ライン信号は、入力ビデオ信号の水平／垂直同期信
号に同期して動作する従来の信号処理装置を用いれば実
時間処理可能となる。各信号処理装置で処理された結果
は、入力信号と同様、高精細ビデオ信号の各ラインを構
成する画素数が１／Ｎとなった動画信号として出力され
、Ｎ本の動画信号から出力高精細ビデオ信号を合成出来
る。

第２の本発明では、オーバーラツプアットを実現するた
めに、隣接部分ライン間のオーバーラツプ部分を加算す
る機能を設けている。上述した第１の本発明と同じく、
各信号処理装置の出力データレートは、入力高精細ビデ
オ信号の１／Ｎであり、入力晶精細ビデオ信号を分割し
時間伸張した時の各部分ライン信号のフォーマットと同
じく、隣接領域とのオーバーラツプ部分を含んだ出力信
号が各信号処理装置から得られる。このとき、各信号処
理装置は、水平同期信号に同期して、同時に担当部分ラ
イン領域のデータを出力する。このため、隣接領域を担
当する信号処理装置からは、互いに重ね合わせを要する
データを同時に出力することはできない。従って、隣接
する信号処理装置との間に遅延回路を配置し、信号処理
装置間の時間ずれ調整を可能とする構成としている。

更に、第３の本発明として、第２の本発明による装置に
おいて、各信号処理装置への領域割り付は法を提供する
。上記の様に、第２の本発明では、入力高精細ビデオ信
号は、画面を縦方向に分割した部分画面を、速度変換し
て通常のビデオ信号と同じ走査順で各信号処理装置に供
給する。同様に、各信号処理装置からは、通常のビデオ
信号を処理する場合と同様、走査順に合わせて処理結果
が出力される。このため、隣接部分領域を担当する信号
処理装置間では、画面上右側に位置する領域の信号が、
その左側の領域で対応する重複部分よりも先に出力され
る。従って、隣接部分領域を担当する全ての信号処理装
置間で右側に位置する領域の出力信号を遅延させて重ね
合わせるように、領域の割り付けを決定する。即ち、信
号処理装置間の接続関係に基づいて、画面上右側を担当
処理する信号処理装置の出力か遅延器を介し、常にその
左側の領域を担当する信号処理装置に供給される様割り
付けを行なう。

（実施例） 第１図は、第１の本発明による実時間動画処理装置の一
実施例である。図において、１は、入力高精細ビデオ信
号を４本の低速な信号に変換する速度変換回路であり、
その詳細は第２図に示されている。２．３．４．５は、
実時間動画処理装置であり、その詳細は第３図に示され
ている。６は、４本の低速な信号から、高精細ビデオ信
号を合成する速度逆変換回路であり、その詳細は第４図
に示されている。

速度変換回路ｌには、入力面精細ビデオ信号の垂直同期
信号、水平同期信号、８ビツトの画像データが各々端子
１０１．１０２．１０３に与えられ、端子１０１．１０
２に“１”が入力されることにより、１フレームの始ま
りと１ラインの始まりが知らされる゛。速度変換回路１
では、後に詳細に説明するように、高精細ビデオ信号の
各ラインを隣接部が互いに重複した４つの部分ライン信
号に分割し、各部分ライン信号の速度を入力高精細ビデ
オ信号の１ライン周期にまで時間伸張する。このように
速度変換された各部分ライン信号は、実時間動画処理装
置２．３．４．５に出力される。同時に、垂直同期信号
、水平同期信号も、速度変換回路１を介して実時間動画
処理装置２．３．４．５に供給される。実時間動画処理
装置２．３．４．５は、同じ構成をしており、後に詳細
に説明するように速度変換された入力ビデオ信号を少な
くとも１フレ一ム周期以内に処理し、垂直同期信号、水
平同期信号に同期して、処理結果を出力する。速度逆変
換回路６は、後に詳細に説明するように、実時間動画処
理装置２．３．４．５が出力した４本の部分ライン信号
を１ラインづつ蓄え、出力高精細ビデオ信号の１ライン
信号を再合成し、端子１０９に出力高精細ビデオ信号が
出力される。

第２図に、速度変換回路１の詳細を示した。図中、１０
１．１０２は、入力端子で、各々入力高精細ビデオ信号
の垂直同期信号と水平同期信号が供給される。１１は、
同期信号の変換回路であり、高精細ビデオ信号の垂直同
期信号と水平同期信号を、実時間動画処理装置の動作速
度に合わせた同期信号に変換する。１２．１３．１４、
ＩＳは、時間伸張回路である。第２図では、時間伸張回
路１２のみを詳細に描いているが、時間伸張回路１３．
４４．１５も１２と同じ構成である。即ち、時間伸張回
路１２．１３．１４．１５各々は、ラインメモリ１６、
遅延回路１７、計数器１８から成る。

ラインメモリ１６は、例えばＮＥＣ製μＰＤ４１１０２
の様なＦＩＦＯ型高速ラインメモリで、暑き込みと読み
出しを非同期に行なうことが出来る。ラインメモリのＷ
ＥＮに“１”が与えられているとき、図示せずも書き込
みクロックに同期して、ＤＩＮに与えられた８ビツトデ
ータが書込まれる。このとき、書き込みと同時に内部の
書き込みアドレスカウンタが歩進される。この書き込み
アドレスカウンタは、Ｒ８ＴＷに１が与えられたときに
リセットされる。逆に読み出しは、Ｒ８ＴＲに“１”が
与えられたときに内部の読み出しアドレスカウンタがリ
セットされ、ＲＥＮが“１”の時に、図示せずも読み出
しクロックに同期して読み出される。尚、ＲＥＮが“０
”の時は、８ビツトの出力ポートＤＯＵＴは、すべてハ
イインピーダンスとなる。

遅延回路１７は、端子１０２に供給される水平同期信号
を、予め定められたクロック数だけを遅延させてライン
メモリ１６のＲ８ＴＷ及び計数器１８に出力する。計数
器１８は、遅延回路１７により遅延された水平同期信号
によりリセットされ、予め定められた数値まで入力高精
細ビデオ信号のクロック数を計数する。計数値が、設定
値に満たない間、ラインメモリ１６のＷＥＮに“１パを
出力し続け、設定値以上になると“０”を出力する。従
って、ラインメモリ１６には、入力高精細ビデオ信号の
各ラインの先頭より遅延回路１７の設定値だけ遅れた画
素から始まり、計数器１８に設定した数の部分ライン信
号がラインメモリ１６に書き込まれる。一方、ラインメ
モリ１６のＲＥＮには常に“１パが入力されており、Ｒ
８ＴＲには変換回路１１で変換された水平同期信号が入
力されている。このため、図示せずも実時間動画処理装
置２．３．４．５の動作クロックを供給することによっ
て、実時間動画処理装置に同期した読み出しがなされる
。以上の様にして、入力高精細ビデオ信号の各ライン信
号の内、遅延回路１７及び計数器１８の設定により定ま
る部分ライン信号を実時間動画処理装置の動作速度に速
度変換し、各実時間動画処理装置に供給できる。

第５図に、遅延回路１７及び計数器１８への設定値と、
時間伸張され、各実時間信号処理装置に供給される信号
の関係を示した。図中、ＤＩ□、ＤＩ３、ＤＩ４、Ｄ１
５は、時間伸張回路１２．１３．１４．１５内の遅延器
３７に設定した値であり、１ラインデータのうち、水平
同期信号の立ち上がりより各々Ｄ、だけ遅れた時点から
ラインメモリ１６への取り込みを開始する。また、Ｌｌ
。、Ｌ、３、Ｌ　＋４、Ｌｌ５は、各計数器３８に設定
した値であり、ラインメモリ１６に書き込まれる画素数
となる。これ等りとＬの設定により、入力高精細ビデオ
信号の第にラインは、４つの部分ライン信号ａ　（ｋ）
、ｂ　（ｋ）、ｃ　（ｋ）、ｄ　（ｋ）に分割され、各
時間伸張回路１２．１３．１４．１５内のラインメモリ
３６に格納される。各ラインメモリに格納された部分ラ
イン信号は、次の水平同期信号の立ち上がりで始まる１
ライン周期以内に４倍に時間伸張されて読み出される。

このとき、Ｄ　Ｉ　Ｎ　ＤＩ＋ＩＮ　Ｌ＋＋＋の設定に
よって隣接部分ライン間の重複領域が定まる。例えば、
第５図では、（Ｄ　Ｉ２＋　Ｌ　＋□）＞ＤＩ３なる関
係が成立しているので、部分ライン信号ａとｂは、境界
部分の（ＤＩ２＋Ｌ１゜−Ｄ１３）画素が重複する。

第３図は、実時間動画処理装置２の構成例である。速度
変換回路１より供給される高精細ビデオ信号の垂直同期
信号、水平同期信号は、端子１１１．１１２を介して単
位プロセッサ２２．２３．２４．２５に供給される。ま
た、速度変換回路１により分割され、速度変換された部
分ライン信号は、入力端子１１３を介して与えられる。

単位プロセッサ２２は、入力部９１、処理部９２、出力
部９３、制御部９４から成る。制御部９４は、図示せず
も外部から予め書き込まれたプログラムにより動作する
タイミング制御用プロセッサで、水平同期信号、垂直同
期信号に同期して入力部９１へのデータの取り込み指令
信号、処理部９２への割込み信号、出力部９３ヘデ一タ
出力指令信号を発生する。入力部９１は、データメモリ
を内蔵しており、制御部９４の指示により大力バス上の
データを内部のデータメモリに書き込む。

処理部９２は、処理に先立って書き込まれた演算処理プ
ログラムにより動作するマイクロプロセッサである。処
理部９２は、制御部９４からの割込み信号により、プロ
グラムを起動し、入力部９１内のデータメモリに取り込
まれたデータを読み出してフィルタリング等の演算処理
を施し、処理結果を、出力部９３に出力する。出力部９
３は、データメモリを内蔵しており、処理部９２からの
処理結果を蓄え、制御部９４の指示により蓄えたデータ
をバスを介して端子１１９に読み出す。制御部９４から
読み出し指示の無い期間は、出力はハイインピーダンス
となる。

制御部９４は、予めフレーム周期内に処理が完了するよ
うに分割された部分領域の割当てに応じて、入力信号の
部分領域の取り込み指令、割込みに依る処理開始、担当
部分領域の出力指令をフレーム周期毎に繰り返す。この
ようにして、フレーム周期内に部分画面信号の入出力と
演算処理が繰返され、実時間動画処理が可能となる。

単位プロセッサ２３．２４．２５は、単位プロセッサ２
２と同じ構成をしており、処理部には、単位プロセッサ
２２の処理部と同じ内容のプログラムが格納される。但
し、単位プロセッサ２３．２４．２５の制御部は、各単
位プロセッサへの担当部分領域の割当てに応じた入出力
タイミングがプログラムされる。この時、入力信号は４
つの単位プロセッサに同時に供給されているので、複数
の単位プロセッサ間での重複した取り込みは、各単位プ
ロセッサ内の制御部の設定により可能となる。

また、各実時間動画処理装置への入力信号には、速度変
換回路１による速度変換時に、他の実時間動画処理装置
と重複した部分を含んでいるため、隣接領域を担当する
実時間動画処理装置内の単位プロセッサとの間で重複し
たデータを取り込める。

このように、速度変換回路１により低速に速度変換され
た高精細ビデオ信号の部分画面信号は、実時間動画処理
装置内の４つの単位プロセッサ２２．２３．２４．２５
により分割処理され、入力の同期信号に対し予め定めら
れた時刻に、端子１１９を介して実時間動画信号処理装
置から出力される。

第４図は、速度逆変換回路６の詳細を示す図である。図
中、３２．３３．３４．３５は、時間圧縮回路で、４回
路とも同じ構成となっている。

時間圧縮回路は、ラインメモリ３６、遅延回路３７、計
数器３８からなる。

ラインメモリ３６は、速度変換回路１と同じものを用い
る。ラインメモリ３６のＷＥＮには常に“１”が、Ｒ８
ＴＷには、端子１０６に供給される水平同期信号が、与
えられる。従って、ラインメモリ３６には、実時間信号
処理装置の出力が、各ラインの先頭から書き込まれる。

遅延回路３７は、水平同期信号を予め定められたクロッ
ク数たけ遅延させてラインメモリ３６のＲ８ＴＲ及び計
数器３８に出力する。計数器３８は、遅延回路３７によ
り遅延された水平同期信号によりリセットされ、予め定
められた数値まで入力高精細ビデオ信号のクロック数を
計数する。計数値が、設定値に満たない間はラインメモ
リ３６のＲＥＮに“１”を出力し続け、設定値以上にな
ると“０″を出力する。このようにして、ラインメモリ
３６からは、高精細ビデオ信号のクロックに合わせて、
遅延回路３７に設定した値だけ遅れて読み出される。こ
のとき、遅延回路３７と計数器３８の設定により、各速
度変換装置の出力が重ならない様に、出力端子１０９上
で１ラインの信号を再合成することが出来る。

以上の様にして、高精細ビデオ信号と実時間動画処理装
置の入出力信号間の速度変換を速度変換回路１と速度逆
変換回路６で１ライン単位に行ないつつ、各実時間動画
処理装置は、水平／垂直同期信号に同期・したフレーム
単位の処理を近傍領域を重複して取り込みつつ行なえる
。

次に、第２の本発明の実施例を第６図を用いて説明する
。第６図に於いて、１は、入力の高精細ビデオ信号をラ
イン毎に４個の部分ライン信号に分割し、各部分ライン
信号を時間伸張し、高精細ビデオ信号の水平／垂直同期
信号と共に出力する速度変換回路であり、その詳細及び
動作は第１の本発明の実施例と同じである。６２．６３
．６４．６５は、実時間動画処理装置であり、その詳細
は第７図に示されている。６７．６８．６９は、遅延回
路で、実時間動画信号処理装置６２．６３．８４の出力
を各々予め設定された量だけ遅延させて出力する。７３
．７４．７５は、実時間信号処理装置６３．８４．８５
の出力に遅延回路６７．６８．６９の出力を部分的に重
ね合わせる重ね合わせ回路であり、各々は、加算器８７
．８８．８９と選択回路８３．８４．８５より成る。６
は、実時間動画処理装置６２及び重ね合わせ回路７３．
７４．７５の出力を入力し、１ライン周期毎に並列直列
変換し、高精細ビデオ信号の１ライン信号を合成する速
度逆変換回路であり、その詳細及び動作は第１の本発明
の実施例と同じである。また、６６は、水平同期信号を
予め設定された量だけ遅延させる遅延回路である。７０
は、計数器であり、計数値によって選択回路８３．８４
．８５の切替動作を規定する。

速度変換回路１には、入力高精細ビデオ信号の垂直同期
信号、水平同期信号、８ビツトの画像データが各々端子
１０１．１０２．１０３に与えられ、第２図と第５図を
用いて説明したように、高精細ビデオ信号の各ライン毎
に４個の隣接部が互いに所定量重複した４つの部分ライ
ン信号に分割し、各部分ライン信号の速度を１ライン周
期にまで時間伸張する。速度変換された各部分ライン信
号は、各実時間動画処理装置６２．６３、６４．８５に
出力される。また、垂直同期信号、水平同期信号も、速
度変換回路１を介して実時間動画処理装置６２．６３．
６４．６５に供給される。実時間動画処理装置６２．６
３．６４．６５は、同じ構成をしており、後に詳細に説
明するようにビデオ信号の各フレームを少な（とも１フ
レ一ム周期以内に処理し、垂直同期信号、水平同期信号
に同期して、処理結果を出力する。出力信号は、実時間
動画処理装置の間に配置された重ね合わせ回路７３．７
４．７５により、出力の重ね合わせ処理を施した後、速
度逆変換回路６に入力される。速度逆変換回路６は、遅
延回路６６により遅延した水平同期信号に同期して実時
間動画処理装置６２及び重ね合わせ回路７３．７４．７
５の出力信号を１ラインづつ蓄え、高精細ビデオ信号の
１ライン信号に再構成する。

第７図は、実時間動画処理装置６２の詳細を示した図で
ある。速度変換回路１で変換された高精細ビデオ信号の
垂直同期信号、水平同期信号は、入力端子１２１．１２
２を介して単位プロセッサ３２．３３．３４．３５に供
給される。また、速度変換回路１より、ビデオ信号８ビ
ツトが、入力端子１１３を介して与えられる。単位プロ
セッサの出力は、加算器４２．４３．４４で加え合わさ
れて端子１２９を介して出力される。

単位プロセッサ３２は、入力部９１、処理部９２、出力
部９５、制御部９４から成る。制御部９４、入力部９１
、処理部９２の構成、動作は、第３図を用いて説明した
内容と同じである。処理部９２は、制御部９４からの割
込み信号により、プログラムを起動し、取り込み部９１
内のデータメモリに取り込まれたデータを読み出してフ
ィルタリング等の演算処理を施し、処理結果を、出力部
９５に出力する。出力部９５は、テ゛−タメモリを内蔵
しており、処理部９２からの処理結果を蓄え、制御部９
４の指示により蓄えたデータを出力バス上に読み出す。

制御部９４から読み出し指示が無い期間は、値“Ｏｎを
出力する。

制御部９４は、予めフレーム周期内に処理が完了するよ
うに分割された部分領域の割当てに応じた、入力信号の
部分領域の取り込み指令、割込みに依る処理開始、担当
部分領域の出力指令をフレーム周期毎に繰り返す。この
ようにして、毎フレーム周期内に部分画面信号の入出力
と演算処理が繰り返され、実時間動画処理が可能となる
。

単位プロセッサ３３．３４．３５は、単位プロセッサ３
２と同じ構成をしており、処理部には、単位プロセ、す
３２の処理部と同じ内容のプログラムか格納される。但
し、単位プロセッサ３３．３４．３５の制御部には、各
単位プロセッサへの担当部分領域の割当てに応じた入出
力タイミングとなるようプログラムされる。この時、入
力信号は４つの単位プロセッサに同時に供給されている
ので、複数の単位プロセッサ間での重複した取り込みは
、各単位プロセッサ内の制御部の設定により可能となる
。更に、出力バスが加算器で接続されているので、複数
の単位プロセッサが同時に出力した値は出力バス上で重
ね合わされる。即ち、各単位プロセッサ内の制御部の設
定により、実時間動画信号処理装置内でのオーバーラツ
プアンド法が実現できる。

以上の様な第２の本発明に依る装置構成に於いて、各実
時間動画処理装置６２．８３．６４．６５の出力間でオ
ーバーラツプアンドを実現する方法を以下に説明する。

本方法では、実時間動画処理装置６５から８４．６３．
６２の順に高精細ビデオ信号の画面土庄から右に位置す
る部分ライン信号より成る部分画面を割当てる。即ち、
第Ｓ図に示した部分ライン信号ａＮ　ｂＮ　ＣＸ　ｄに
は、順に、実時間動画処理装置６５．６４．６３．６２
を割当てる。

一例として、実時間動画処理装置６４と６３の間のオー
バーラツプアンドを考える。実時間動画処理装置６４．
６３間のオーバーラツプアンドは、遅延回路６８と重ね
合わせ回路７４により、第８図に示すタイムチャートに
従って実現される。実時間動画処理装置６４の第にライ
ン出力は、左側隣接領域との重複部分のｂ’　　（ｋ）
と右側の重複部分ｂ’　　（ｋ）と、他の実時間動画処
理装置の出力と重複しない部分ｂ　（ｋ）の３つの部分
に分かれる。これらをまとめて、（ｂ’　　（ｋ）、ｂ
（ｋ）、ｂ’　　（ｋ））と書くこととする。

遅延回路６８は、第８図に示すように、実時間動画処理
装置６３の第にライン出力（ｃ’　　（ｋ）、ｃ　（ｋ
）　、Ｃ’　　（ｋ））を設定値Ｄ８３たけ遅らせて出
力している。一方、計数器７０は、水平同期信号でリセ
ツトされ、信号処理装置の動作クロックでカウントされ
、その出力は、第８図のように予め設定された値Ｄ　７
０より計数値が小さい間は“Ｏ”であり、Ｄ７ｏより大
きくなるさ“１”となる。計数器７０の出力は、重ね合
わせ回路７３．７４．７５に供給され、選択回路８３．
８４．８５の選択を切り替える。この切替により、重ね
合わせ回路７４は、計数器７０の出力が＜（Ｏｔｔの間
は実時間動画処理装置６４の出力をそのまま出力し、計
数器７０の出力が“１”の間は実時間動画処理装置６４
の出力と遅延回路６８の出力を加算器８８で重ね合わせ
た合わせた値を出力する。

このようにして、重ね合わせ回路７４の出力として、実
時間動画処理装置６４の第にライン出力（ｂ’　　（ｋ
）、ｂ　（ｋ）、ｂ’　　（ｋ））の右側のオーバーラ
ツプ部分ｂ’　　（ｋ）のみに画面上右側に隣接する部
分ライン信号Ｃの第にライン出力の左側部分ｃ’　　（
ｋ）が重ねられた（ｂ’　　（ｋ）、ｂ（ｋ）、ｂ’　
　（ｋ）＋ｃ’　　（ｋ））が得られる。

同様にして、実時間動画処理装置６４の第にライン出力
の左側のオーバーラツプ部分ｂ’　　（ｋ）は、遅延回
路６θを介して重ね合わせ回路７５に入力され、実時間
動画処理装置６５の第にライン出力（ａ’　　（ｋ）、
ａ　（ｋ）、ａ’　　（ｋ））の右側のオーバーラツプ
部分ａ’　　（ｋ）に重ね合わされ、ａ’　　（ｋ）＋
ｂ’　　（ｋ）が得られる。同様に、部分ライン信号Ｃ
とｄのオーバーラツプ部ｃ’　　（ｋ）＋ｄ’　　（ｋ
）は、重ね合わせ回路７３の出力として得られる。

以上まとめると、実時間動画処理装置６２及び重ね合わ
せ回路７３．７４．７５から速度変換回路６へ入力され
る第にライン出力信号は、・実時間動画処理装置θ２の
出力 （ｄ’（ｋ）、ｄ（ｋ）、ｄ’（ｋ））・重ね合わせ回
路７３の出力 （ｃ’（ｋ）、ｃ（ｋ）、ｃ″（ｋ）＋ｄ’（ｋ））・
重ね合わせ回路７４の出力 （ｂ’（ｋ）、ｂ（ｋ）、ｂ’（ｋ）＋ｃ’（ｋ））・
重ね合わせ回路７５の出力 （ａ’（ｋ）、ａ（ｋ）、ａ’（ｋ）＋ｂ’（ｋ））と
なる。各々の第にライン出力信号は、先頭に左側オーバ
ーラツプ部分ａ’　　（ｋ）　、ｂ’　　（ｋ）、ｃ’
　　（ｋ）　、ｄ’　　（ｋ）をもつが、これらは、他
の重ね合わせ回路の出力として隣接領域の右側オーバー
ラツプ部分と重ね合わされている。従って、速度逆変換
回路６では出力の対象としない。

変換対象からの除去は、遅延回路６６により左側オーバ
ーラツプ部分の画素数に相当する期間だけ水平同期信号
を遅らせることで実現している。即ち、第４図で説明し
たように速度変換回路６では、端子１０６に与えられる
水平同期信号で始まり、計数器３８に設定した画素数の
部分ライン信号を時間圧縮して出力しているので、先頭
Ｄｅｅ画素を除いた残りのデータのみを変換対象とする
。

従って、速度変換回路６から出力端子１０９に出力され
るライン信号は、 （ａ（ｋ）、ａ’（ｋ）＋ｂ’（ｋ）、ｂ（ｋ）、ｂ’
（ｋ）＋ｃ’（ｋ）、ｃ（ｋ）、ｃ’（ｋ）＋ｄ’（ｋ
）、ｄ（ｋ）、ｄ’（ｋ））となり、隣接部分が重ね合
わされた出力高精細ビデオ信号の１ライン分の膏効画素
信号が得られる。

以上の様にして、高精細ビデオ信号の速度変換を速度変
換回路１と速度逆変換回路６て１ライン単位に行ないつ
つ、隣接領域を担当する実時間動画処理装置での重複し
たデータの取り込みと、出力の重ね合わせを可能とした
高精細ビデオ信号処理装置が実現できる。

（発明の効果） 第１の発明によれば、従来のＴＶ信号七同じ装置を用い
て高精細ビデオ信号を処理できる。この時、直並列展開
時の並列度にかかわらず各プロセッサがオーバーラツプ
セーブに基づいた並列画像処理が可能となる。

更に、第２および第３の本発明によって、信号処理装置
を構成する全ての単位プロセッサの出力を重ねあわせる
ことができる。このとき、低速な信号に並列展開された
まま信号処理装置間の重ね合わせがなされるため、これ
に要する遅延回路や加算器は、低速動作するものでよく
、従って装置構成が簡単になるという利点をもつ。

上記の装置構成及び処理方式の採用によって、通常のＴ
Ｖ信号処理を行なう場合と同じ方式で高速な高精細ビデ
オ信号処理を実現できるため、両の信号の区別無くプロ
グラムを開発できる。

【図面の簡単な説明】

第１図は、第１の本発明の実施例を示す図。第２図から
第５図は、第１の本発明の実施例に用いられる構成要素
を説明するための図。第６図は、第２の本発明の実施例
を示す図。第７．８図は、第２の本発明に用いられる構
成要素を説明するための図である。 図において、 １は、速度変換回路、２．３．４．５は、実時間動画処
理装置、６は、速度逆変換回路、６２．６３．６４．６
５は、実時間動画処理装置、６７．６８．６９は、遅延
回路、７３．７４．７５は、重ね合わせ回路。

Claims (3)

【特許請求の範囲】
1. （１）ディジタル信号処理装置をＮ台並列動作させて、
   ビデオ信号を実時間処理する装置であって、ディジタル
   ビデオ信号と水平同期信号を入力し、前記ディジタルビ
   デオ信号のライン信号を、隣接部が互いにオーバーラッ
   プしたＮ個の部分ライン信号に分割し、各部分ライン信
   号を前記水平同期信号で定まる水平走査周期に時間伸張
   する速度変換回路と、前記速度変換された部分ライン信
   号各々を取り込み、予め定められた周期内に処理し、前
   記水平同期信号に同期して出力部分ライン信号を出力す
   るＮ台の信号処理装置と、前記Ｎ台の信号処理装置の出
   力信号を入力し、出力ビデオ信号を１ライン毎に合成す
   る速度逆変換回路から成る実時間ビデオ信号処理装置。
2. （２）ディジタル信号処理装置をＮ台並列動作させて、
   ビデオ信号を実時間処理する装置であって、ディジタル
   ビデオ信号と水平同期信号を入力し、前記ディジタルビ
   デオ信号のライン信号を、隣接部が互いにオーバラップ
   したＮ個の部分ライン信号に分割し、各部分ライン信号
   を前記水平同期信号で定まる水平走査周期に時間伸張す
   る第１の速度変換回路と、前記時間伸張された部分ライ
   ン信号各々を取り込み、予め定められた周期内に処理し
   、前記水平同期信号に同期して出力部分ライン信号を出
   力する第１から第Ｎまでの信号処理装置と、第ｉ−１信
   号処理装置（２≦ｉ≦Ｎ）の出力を予め定められた量だ
   け遅延させるＮ−１個の遅延器と、前記遅延器により遅
   延させた第ｉ−１信号処理装置の出力の一部を選択して
   第ｉ信号処理装置の出力に加え合わせるＮ−１個の重ね
   合せ回路と、前記第１の信号処理装置の出力部分ライン
   信号と前記Ｎ−１個の重ね合せ回路の出力からライン単
   位に出力ビデオ信号を合成する速度逆変換回路から成る
   実時間ビデオ信号処理装置。
3. （３）特許請求の範囲第２項に記載の実時間ビデオ信号
   処理装置により高精細ビデオ信号を分割処理する方式で
   あって、特許請求の範囲第２項に記載の第１の信号処理
   装置には、画面上の左端に位置する部分ライン信号の処
   理を割当て、右端に至る出力部分ライン信号の処理は、
   順に、第２から第Ｎまでの信号処理装置に割当てること
   により、特許請求の範囲第２項に記載の重ね合わせ回路
   では、隣接する２つの出力部分ライン信号の右側に位置
   する出力部分ライン信号を特許請求の範囲第２項に記載
   の遅延器により遅延させて隣接部の重ね合わせを行なう
   ことを特徴とした実時間ビデオ信号処理方法。