JP2841489B2 - 実時間動画処理方式及び装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル動画像信号、とりわけ高精細ビ
デオ信号処理に必要な高速データ処理を実現するための
並列処理プロセッサに関する。

（従来の技術） 一般に、動画像信号処理は、高速かつ大量のデータを
扱うため、多くの計算量を必要とする。このため、最近
のLSI技術を以ってしても、プロセッサLSI単体での実時
間動画理は、単純かつ入力データに依存しない処理たと
えばフィルタリング処理などに限定されているのが現状
である。従って、ソフトウェア制御による、より複雑な
動画像処理を実時間で行うためには、多数のプロセッサ
を効率良く並列動作させるマルチプロセッサアーキテク
チャの採用が必要となる。

実時間動画像処理を行うために多数のプロセッサを効
率良く並列動作させるマルチプロセッサとして、1986年
４月に発行されたProc.of IEEE International Confere
nce on Acoustics,Speech and Signal Processing誌の
第１巻797−800ページ（文献１）に記載されたものがあ
る。

文献１記載の技術では、１画面を複数の部分画面に分
割し、それぞれにシグナルプロセッサを割り当て、割り
当てられた部分画面を１フレーム周期（約1/30秒）で処
理している。マルチプロセッサ形態は、１本の入力ビデ
オバスと１本の出力ビデオバスに全てのプロセッサを並
列に接続した１次元配列構成となっている。各シグナル
プロセッサは、割当てられた部分画面と、その周辺領域
データを他のプロセッサと重複して入力ビデオバスから
プロセッサ内のメモリに取り込む。個々のプロセッサ
は、内部に取り込んだ部分画面データのみを用いて処理
し、同期信号に基づき出力ビデオバスに出力する。この
ため、２次元コンボリューションや動きベクトル検出等
においても、プロセッサ間通信によるオーバーヘッド無
く全画面処理が可能となる。従って、この構成は多数の
プロセッサの並列動作を要し、かつ、ほとんどが局所処
理で実現できる動画像信号処理に適している。このよう
に、重複したデータの取り込みによって各部分画面毎に
独立した処理を可能とする方法は、「オーバーラップセ
ーブ法」と呼ばれている。

また、文献１では、各プロセッサの出力に加算器を配
置し、出力バス上で複数のプロセッサの出力の重ねあわ
せを可能とする構成も提案している。この構成により、
隣接領域の境界部分を重ね合わせて、画面分割処理によ
る出力部分領域の不連続を無くすことができる。このよ
うに、部分領域毎に独立して演算処理した結果を隣接領
域間で重ね合せる方法は、「オーバーラップアッド法」
と呼ばれている。

更に、文献１では、各プロセッサの入力ポート、出力
ポートを各々２本づつとし、入出力ポート各１本を、入
力バスと出力バスに夫々接続し、他の２本は何れもフィ
ードバックバスに接続している。このため、フィードバ
ックバスを介して転送されるデータに対しても前記の
「オーバーラップアッド法」を適用しつつ「オーバーラ
ップセーブ法」に基づいた局所メモリへの取り込みがで
きる。このフィードバックバズは、例えば、動画像の動
き補償フレーム間符号化処理を行う際に有効となる。動
画像の動き補償フレーム間符号化では、既に符号化され
た信号から再生された局部復号信号と入力信号とから動
ベクトルを検出し、動きを補償したフレーム差分信号を
算出するが、フィードバックバスを局部復号信号の転送
路として用いることによって、分割領域間にまたがった
動きについても動ベクトルの検出が可能となる。

上記の様な「オーバーラップアッド法」と「オーバー
ラップセーブ法」によるマルチプロセッサ構成法に基づ
いた実時間画像処理システムの実現例が、1987年11月に
発行されたProc.of IEEE GLOBECOM誌の12.3.1−12.3.5
ページに記載されている。記載内容によれば、動作速度
7MHzのジグナルプロセッサを36台並列動作させて入力NT
SC信号に対して高能率符号化処理を始めとする信号処理
を実時間で実行している。

（発明が解決しようとする課題） このようなプロセッサで、従来のTV信号の５倍以上の
帯域をもつ高精細なビデオ信号（一般にHDTV信号とよば
れる）を処理することを考える。上記のマルチプロセッ
サではプロセッサ間通信によるオーバーヘッドが無い
為、プロセッサ数に比例した演算能力が得られる。従っ
て、高精細度TV信号の実時間処理に要する演算能力は、
接続プロセッサ数を数百台にまで増設すれば達成可能と
なる。

しかしながら、高精細ビデオ信号の標本化周波数は、
50〜80MHzと高速であるため、全プロセッサの入出力動
作速度を高速化する必要がある。ところがこのような方
法では、データ速度がより高速化された場合に、対応が
難しく、更に、高精細ビデオ信号処理用のプロセッサを
現行TV信号対応のプロセッサとは別に開発することにと
り、両者を兼用することが出来ないという問題がある。

また、プロセッサ数の増加に伴って、高速な高精細ビ
デオ信号が通過するバス線長が長くなり、装置実現上も
不利となる。

本発明の目的は、これ等の問題を克服し、従来の技術
の項で述べた画面の分割処理に基づいたマルチプオロセ
ッサにより、入力高精細度TV信号とフィードバック信号
に、オーバーラップセイブ法やオーバーラップアッド法
の適用を可能とする装置構成と処理方式を提供すること
にある。

（課題を解決するための手段） このために、本発明は、ディジタル信号処理装置をＮ
（Ｎは２以上の整数）台並列動作させて、ビデオ信号を
実時間処理する装置構成と、該装置上での画面分割処理
方式の２つの発明より成る。

第１の本発明は、ディジタルビデオ信号と水平同期信
号を入力し、前記ディジタルビデオ信号の１ラインの信
号を、Ｎ個の部分ライン信号に分解し、各部分ライン信
号を前記水平同期信号で定まる水平走査周期に時間伸張
する速度変換回路と、前記速度変換された入力部分ライ
ン信号と後述する第２の信号を入力され、出力部分ライ
ン信号と部分フィードバック信号を出力する第１から第
Ｎまでの信号処理装置と、前記Ｎ個の信号処理装置の出
力部分ライン信号を時間圧縮して出力ビデオ信号を合成
する速度逆変換回路と、前記第ｉ（２≦ｉ≦Ｎ）信号処
理装置が出力した部分フィードバック信号と前記ｉ−１
信号処理装置が出力した部分フィードバック信号を入力
され、第ｉ信号処理装置の部分フィードバック信号の一
部を第ｉ−１信号処理装置のフィードバック信号の一部
に重ね合わせる第１から第Ｎ−１までの重ね合わせ回路
と、前記第１信号処理装置の出力フィードバック信号と
前記第１の重ね合わせ回路の出力を入力され、前記第１
信号処理装置の出力フィードバック信号の一部を前記第
１の重ね合わせ回路の出力の一部で置き換える第１の置
換回路と、前記第ｊ（１≦ｊ≦Ｎ−２）重ね合わせ回路
と第ｊ＋１重ね合わせ回路の出力を入力され、第ｊ重ね
合わせ回路の出力の一部を第ｊ＋１重ね合わせ回路の出
力で置き換える第２から第Ｎ−１までの置換回路とから
少なくとも構成され、前記第ｋ（１≦ｋ≦Ｎ−１）信号
処理装置の第２の信号入力には前記第ｋ置換回路の出力
信号を、また、記第Ｎ信号処理装置の第２の信号入力に
は前記第Ｎ−１重ね合わせ回路の出力信号を各々供給す
る実時間ビデオ信号処理装置である。

第２の本発明は、第１の本発明による実時間ビデオ信
号処理装置を用いて高精細度ビデオ信号を画面分割処理
する方法であって、第１の本発明による第１から第Ｎま
での信号処理装置には、１ライン信号の右端の部分ライ
ン信号から順に左端に至る部分ライン信号を第１の本発
明による速度変換回路から供給することによって、縦方
向に分割された出力部分画面の処理を互いに隣接する信
号処理装置に割り当てることを特徴とする実時間ビデオ
信号処理方法である。

（作用） 本発明では、通常のディジタルビデオ信号を実時間処
理する信号処理装置をそのまま並列に使って高精細ビデ
オ信号を実時間処理する。これらの信号処理時間は、従
来の技術の項で述べたフィードバック機能を持つマルチ
プロセッサである。各信号処理装置は複数個の単位プロ
セッサで構成されており、信号処理装置に供給されたビ
デオ信号は、各装置内部の入力バスから全ての単位プロ
セッサに供給され、処理結果は、各信号処理装置に割当
てられたタイミング装置内部の出力バスに出力される。

高精細ビデオ信号の処理に要する信号処理装置の台数
は、信号処理装置の動作速度と高精細ビデオ信号の標本
化周波数の比率により定まり、信号処理装置の入力バス
のデータレートが、通常のビデオ信号のそれと等しくな
る程度に並列展開し速度変換を行う。従って、並列展開
数Ｎは、標本化周波数の比率と同じであり、現在提案さ
れているディジタル高精細ビデオ信号では、５〜10程度
となる。速度変換は、高精細ビデオ信号を入力して直ち
に１カ所で行なわれ、従来のTV信号のレベルにまで低速
変換されてＮ本のバスにより各信号処理装置に供給され
る。一方、処理内容によって１画素当たりの処理が複雑
になると、実時間処理に要する単位プロセッサ総数は増
加するが、これには各信号処理装置内の単位プロセッサ
を増設して対応できる。

本発明における画面分割は、入力高精細ビデオ信号の
１ラインをＮ個の部分区間に分割して得られた部分ライ
ン信号を１ライン周期にまで時間伸張して各信号処理装
置に供給する。１ライン毎に同じ分割、速度変換を繰返
すことによって、各信号処理装置には、１画面を縦方向
にＮ個に分割領域各々を供給し続けることとなる。

画面の並列展開の際に、所定量の画素データを隣接す
る部分領域間で重複させると、各信号処理装置には境界
領域の重複した部分領域信号が供給されるため、信号処
理装置間での重複した取り込みが可能となる。このと
き、１ライン全てを重複部分を持たせてＮ個に分割した
場合、各部分ライン信号は、ライン信号の1/Nより重複
部分だけ多い数の画素から成るので、正確に原信号の1/
Nの速度まで落とせない。しかしながら、水平ブランキ
ング区間は処理対象から除かれ、画面に表れる有効画素
のみを速度変換の対象とするため、多くの場合、重複部
分が含まれていても各部分ライン信号に含まれる画素数
を1/N以下にでき、従って、信号の速度も入力高精細ビ
デオ信号の1/Nにできる。

時間伸張により速度変換した信号に、入力高精細ビデ
オ信号の同期信号を付け加えると、入力高精細ビデオ信
号ライン数、垂直同期周波数が等しく、１ラインの画素
数、標本化周波数が原信号の1/Nとなったビデオ信号と
みなすことができる。従って、上記の様にして得た各部
分ライン信号は、入力ビデオ信号の水平／垂直同期信号
に同期して動作する従来の信号処理装置を用いれば実時
間処理可能となる。各信号処理装置で処理された結果
は、高精細ビデオ信号の1/Nの画素数の動画信号として
出力され、Ｎ本の動画信号をライン単位に時間圧縮して
高精細ビデオ信号を合成出来る。

更に本発明では、高精細度TV信号処理に於けるフィー
ドバックデータも、信号処理装置間で「オーバーラップ
セーブ」と「オーバーラップアッド」を可能にしてい
る。各々の信号処理装置の出力する部分フィードバック
信号は、隣接領域の部分フィードバック信号と境界部分
のみを重ね合わせることによってオーバーラップアッド
を実現し、隣接部分画面を担当する２つの信号処理装置
に、境界部分の信号を重複して供給する。このために本
発明では、フィードバックデータの境界領域を重ね合わ
せる重ね合わせ回路と隣接領域を担当する信号処理装置
のフィードバック入力に供給する置換回路を信号処理装
置間に配置している。但し、各信号処理装置の出力は入
力水平同期信号に同期し、かつ、1/Nのレートで動作し
ているため、隣接領域を担当する信号処理装置はフィー
ドバックデータを同時に出力し、重ね合わせるべき境界
部分のデータの位相が合っていない。このために、重ね
合わせ回路と置換回路には、位相合わせのための遅延機
能を持たせている。

上記のように、第１の本発明では隣接領域を相当する
信号処理装置間で、位相の異なるフィードバック信号の
境界部分の処理を行っている。このため、第２の本発明
による領域割当てに基づき、出力部分画面間の位置関係
に対応した領域の割り当てを行う必要がある。

（実施例） 第１図は、第１の本発明による実時間動画処理装置の
一実施例である。本実施例では、説明の簡単のために一
般性を損うことなく信号処理装置数Ｎを４、入出力ビデ
オ信号を８ビット、フィードバックデータを12ビット精
度としている。図において、１は、入力高精細ビデオ信
号を４本の低速な信号に変換する速度変換回路であり、
その詳細は第２図に示されている。２、３、４、５は、
実時間動画処理装置であり、その詳細は第３図に示され
ている。６は、４本の低速な出力部分ライン信号から、
高精細ビデオ信号を合成する高速逆変換回路であり、そ
の詳細は第４図に示されている。73、74、75は、隣接す
る実時間動画処理装置の出力フィードバック信号を重ね
合わせる重ね合わせ回路で、その詳細は第６図に示され
ている。62、63、64は、重ね合わせ回路73、74、75の出
力のうち重ね合わせ部分のみを隣接信号処理装置のフィ
ードバック信号に置き換えて供給する置換回路で、その
詳細は第７図に示されている。重ね合わせ回路73、74、
75及び置換回路62、63、64の動作はタイミング信号発生
器70の出力信号で制御される。また、65は遅延回路であ
る。

速度変換回路１には、入力高精細ビデオ信号の垂直同
期信号、水平同期信号、８ビットの画像データが各々端
子101、102、103に与えられ、端子101、102に“1"が入
力されることにより、１フレームの始まりと１ラインの
始まりが知らされる。速度変換回路１では、後に詳細に
説明するように、高精細ビデオ信号の各ラインを隣接部
が互いに重複した４つの部分ライン信号に分割し、各部
分ライン信号の速度を入力高精細ビデオ信号の１ライン
周期にまで時間伸張する。このように速度変換された各
部分ライン信号は、実時間動画処理装置２、３、４、５
に出力される。同時に、垂直同期信号、水平同期信号
も、速度変換回路１を介して実時間動画処理装置２、
３、４、５に供給される。実時間動画処理装置２、３、
４、５は、同じ構成をしており、後に詳細に説明するよ
うに速度変換された入力ビデオ信号と、フィードバック
信号を取込み、少なくとも１フレーム周期以内に処理
し、水平／垂直同期信号に同期して、８ビットの出力部
ライン信号と12ビットのフィードバックデータを出力す
る。６は、後に詳細に説明するように、実時間動画処理
装置２、３、４、５から出力された４本の部分ライン信
号を１ラインづつ蓄え、出力高精細ビデオ信号の１ライ
ン信号を再合成し、８ビットの出力端子109に出力高精
細ビデオ信号を出力する。一方、フィードバックデータ
は、後に詳細に説明するように、重ね合わせ回路73、7
4、75で隣接する実時間動画処理装置の出力フィードバ
ック信号を重ね合わせた後、置換回路62、63、64で、重
ね合わせ部分を置き換えて、各信号処理装置に供給され
る。遅延器65は、重ね合わせ回路75の出力を置換回路6
2、63、64での遅延に合わせて遅延させ、信号処理装置
２、３、４と同じ位相で信号処理装置５に12ビットのフ
ィードバックデータを供給する。

第２図に、速度変換回路１の詳細に示した。図中、10
1、102は、入力端子で、各々入力高精細ビデオ信号の垂
直同期信号と水平同期信号が供給される。11は、同期信
号の変換回路であり、高精細ビデオ信号の垂直同期信号
と水平同期信号を、実時間動画処理装置の動作速度に合
わせた同期信号に変換する。12、13、14、15は、時間伸
張回路である。第２図では、時間伸張回路12のみを詳細
に描いているが、時間伸張回路13、14、15も12と同じ構
成である。即ち、時間伸張回路12、13、14、15各々は、
ラインメモリ16、遅延回路17、計数器18から成る。

ラインメモリ16は、例えばMEC製のμPD42102の様なラ
インバッファを用いて構成されるFIFOメモリで、書き込
みと読み出しを非同期に行うことが出来る。ラインメモ
リのWENに“1"が与えられているときに、図示していな
い書き込みクロックに同期して、DINに与えられた８ビ
ットデータが書き込まれる。このとき、書き込みと同時
に内部の書き込みアドレスカウンタが歩進される。この
書き込みアドレスカウンタは、RSTWに１が与えられたと
きにリセットされる。逆に読み出しは、RSTRに“1"が与
えられたときに内部の読み出しアドレスカウンタがリセ
ットされ、RENが“1"の時に、図示していない読み出し
クロックに同期して読み出される。尚、RENが“0"の時
は、８ビットの出力ポートDOUTは、全てハイインピーダ
ンスとなる。

遅延回路17は、端子102に供給される水平同期信号
を、予め定められたクロック数だけ遅延されてラインメ
モリ16のRSTW及び計数器18に出力する。計数器18は、遅
延回路17により遅延された水平同期信号によりリセット
され、予め定められた数値まで入力高精細ビデオ信号の
クロック数を計数する。計数値が、設定値に満たない
間、ラインメモリ16のWENに“1"を出力し続け、設定値
以上になると“0"を出力する。従って、ラインメモリ16
には、入力高精細ビデオ信号の各ラインの先頭より遅延
回路17の設定値だけ遅れた画素から始まり、計数器18に
設定した数の部分ライン信号がラインメモリ16に書き込
まれる。一方、ラインメモリ16のRENには常に“1"が入
力されており、RSTRには変換回路11で変換された水平同
期信号が入力されている。このため、実時間動画処理装
置２、３、４、５の動作クロックを供給することによっ
て、実時間動画処理装置に同期した読み出しがなされ
る。以上の様にして、入力高精細ビデオ信号の各ライン
信号から、遅延回路17及び計数器18の設定により定まる
部分ライン信号を実時間動画処理装置の動作速度に速度
変換し、各実時間動画処理装置に供給出来る。

第５図に、遅延回路17及び計数器18への設定値と、時
間伸張され、各実時間信号処理装置に供給される信号の
関係を示した。図中、D₁₂、D₁₃、D₁₄、D₁₅は、時間伸張
回路12、13、14、15内の遅延器17に設定した値であり、
１ラインデータのうち、水平同期信号の立ち上がりより
各々D_iだけ遅れた時点からラインメモリ16への取り込み
を開始する。また、L₁₂、L₁₃、L₁₄、L₁₅は、各計数器18
に設定した値であり、ラインメモリ16に書き込まれる画
素数となる。これ等ＤとＬの設定により、入力高精細ビ
デオ信号の第ｋラインは、４つの部分ライン信号I
₂(k)、I₃(k)、I₄(k)、I₅(k)に分割され、各時間伸張回
路12、13、14、15内のラインメモリ16に格納される。各
ラインメモリに格納された部分ライン信号は、次の水平
同期信号の立ち上がりで始まる１ライン周期以内に４倍
に時間伸張されて読み出される。このとき、D_i、D_i+1、
L_i+1の設定によって隣接部分ライン間の重複領域が定ま
る。例えば、第５図では、（D₁₄＋L₁₄）＞D₁₃なる関係
が成立しているので、部分ライン信号ａとｂは、境界部
分の（D₁₄＋L₁₄−D₁₃）画素が重複する。

第３図は、実時間動画像処理装置２の構成例である。
速度変換回路１より供給される高精細ビデオ信号の垂直
同期信号、水平同期信号は、端子111、112を介して単位
プロセッサ22、23、24、25に供給される。また、速度変
換回路１により分割され、速度変換された部分ライン信
号は、８ビットの入力端子113を介して与えられ、フィ
ードバックデータは、12ビットの入力端子123を介して
与えられる。単位プロセッサの部分ライン出力は、８ビ
ットの端子119を介して、また、フィードバック出力は
加算器42、43、44で加え合わされた後、12ビットの端子
129を介して出力される。

単位プロセッサ22は、入力部91、処理部92、出力部9
3、制御部94から成る。制御部94は、タイミング制御用
プロセッサで、外部から予め書き込まれたプログラムに
より動作する。制御部94は、水平同期信号、垂直同期信
号に同期して入力部91へのデータの取り込み指令信号、
処理部92への割込み信号、出力部93へデータ出力指令信
号を発生する。入力部91は、データメモリを内蔵してお
り、制御部94の指示により入力バス上のデータ及びフィ
ードバックデータを内部のデータメモリに書き込む。処
理部92は、演算処理用のマイクロプロセッサで、処理に
先立って書込まれた演算処理プログラムにより動作す
る。処理部92は、制御部94からの割込み信号により、プ
ログラムが起動され、入力部91内のデータメモリに取り
込まれたデータを読み出してフィルタリング、フレーム
間符号化等の演算処理を施し、処理結果及びフィードバ
ック出力を、出力部93に出力する。出力部と93は、デー
タメモリを内蔵しており、処理部92からの処理結果を蓄
え、制御部94の指示により蓄えたデータをバスを介して
端子119、129に読み出す。制御部94から読み出し指示が
無い期間は、値“0"を出力する。制御部94は、予めフレ
ーム周期内に処理が完了するように分割された部分領域
の割当てに応じて、入力信号の部分領域の取り込み指
令、割込みに依る処理開始、担当部分領域の出力指令を
フレーム周期毎に繰返す。このようにして、フレーム周
期内に部分画面信号の入出力と演算処理が繰返され、実
時間動画処理が可能となる。

単位プロセッサ23、24、25は、単位プロセッサ22と同
じ構成をしており、処理部には、通常単位プロセッサ22
の処理部と同じ内容のプログラムが格納される。但し、
単位プロセッサ23、24、25の制御部は、各単位プロセッ
サへの担当部分領域の割当てに応じた入出力タイミング
がプログラムされる。この時、入力信号は４つの単位プ
ロセッサに同時に供給されているので、各単位プロセッ
サ内の制御部の設定により複数の単位プロセッサ間での
重複した取り込みが可能となる。さらに、各信号処理装
置への入力信号には、減速変換回路１による速度変換時
に、他の実時間動画処理装置との重複部分を含んでいる
ため、隣接領域を担当する実時間動画処理装置内の単位
プロセッサとの間での重複したデータも取り込める。

各単位プロセッサのフィードバック出力は加算器で接
続されているので、複数の単位プロセッサが同時に出力
した値がバス上で重ね合わされ12ビットの出力端子129
に出力される。このため、各単位プロセッサ内の制御部
の設定により、実時間動画信号処理装置内でのオーバー
ラップアッド法が実現できる。

第４図は、速度逆変換回路６の詳細である。図中、3
2、33、34、35は、時間圧縮回路で、４回路とも同じ構
成となっている。時間圧縮回路は、ラインメモリ36、遅
延回路37、計数器38から成る。

ラインメモリ36は、速度変換回路１と同じものを用い
る。ラインメモリ36のWENには常に“1"が、RSTWには、
端子106に供給される水平同期信号が、与えられる。従
って、ラインメモリ36には、実時間信号処理装置の出力
が、各ラインの先頭から書き込まれる。遅延回路37は、
水平同期信号を予め定められたクロック数だけ遅延され
てラインメモリ36のRSTR及び計数器38に出力する。計数
器38は、遅延回路37により遅延された水平同期信号によ
りリセットされ、予め定められた数値まで入力高精細ビ
デオ信号のクロック数を計数する。計数値が、設定値に
満たない間はラインメモリ36のRENに“1"を出力し続
け、設定値以上になると“0"を出力する。このようにし
て、ラインメモリ36からは、高精細ビデオ信号のクロッ
クに合わせて、遅延回路37に設定した値だけ遅れて読み
出される。この様にして、遅延回路37と計数器38の設定
により、各速度変換装置の出力が重ならない様に、８ビ
ットの出力端子109上で１ラインの信号を再合成するこ
とが出来る。

尚、本実施例では、フィードバックデータのみ加算器
を配置し、出力部分ライン信号には配置していないが、
これは、説明の簡単の為であって、出力信号にも加算器
を配慮してオーバーラップアッドさせることができる。
このような出力信号のオーバーラップアッドについては
特願昭63−191494号明細書に記載がある。

第６図は、重ね合わせ回路73、74、75の詳細である。
図において、76は、12ビットの入力端子171を介して入
力された信号に予め定められた遅延（遅延量“D"）を施
す遅延器、78は、12ビットの加算器、77は、セレクタ
で、端子174に“0"が与えられたときには入力端子172に
与えられたデータを、端子174に“1"が与えられたとき
には加算器78の加算結果を選択し、12ビットの出力端子
173に供給する。

第７図は、置換回路62、63、64の詳細である。図にお
いて、66は、12ビットの入力端子161を介して入力され
た信号に、前述した遅延器76と同じ遅延（遅延量“D"）
を施す遅延器。67は、セレクタで、端子164に“1"が与
えられたときには12ビットの入力端子162に与えられた
データを、端子164に“0"が与えられたときには遅延器6
6の出力を選択し、12ビットの出力端子163から出力す
る。

本発明に依る装置構成に於いて、各実時間動画処理装
置２、３、４、５の出力フィードバック信号間でオーバ
ーラップアッド、オーバーラップセーブを実現する方法
を以下に説明する。本方法では、実時間動画処理装置５
から４、３、２の順に高精細ビデオ信号の画面上左から
右に位置する部分ライン信号より成る部分画面を割当て
る。従って、第５図の４本の入力信号I₅、I₄、I₃、I₂の
変換データと同じタイミングでフィードバック信号が各
信号処理装置から出力される。実時間動画処理装置５か
ら４、３、２の出力するフィードバック信号をF₅、F₄、
F₃、F₂と記す。

一例として、実時間動画処理装置４と３の間のオーバ
ーラップアッドを考える。実時間動画処理装置４、３間
のオーバーラップアッドは、重ね合わせ回路74により、
第８図に示すタイムチャートに従って実現される。実時
間動画処理装置４の第ｋラインのフィードバック出力
は、左側隣接領域との重複部分のF₄ ^l(k)と右側の重複部
分F₄ ^r(k)と、他の実時間動画処理装置の出力と重複しな
い部分F₄(k)の３つの部分に分かれる。これらをまとめ
て、｛F₄ ^l(k)，F₄(k)，F₄ ^r(k)｝と書くこととする。重
ね合わせ回路74の遅延器76は、第８図に示すように、端
子171を介して入力される実時間動画処理装置３の第ｋ
ライン出力｛F₃ ^l(k)，F₃(k)，F₃ ^r(k)｝を設定値Ｄだけ
遅らせて出力している。

一方、タイミング信号発生器70は、図示せずも、水平
同期信号でリセット、信号処理装置の動作クロックでカ
ウントされる計数器を内蔵し、予め設定された値Ｄより
計数値が小さい間は“0"であり、Ｄより大きくなると
“1"を出力している。タイミング信号発生器70の出力
は、重ね合わせ回路73、74、75の端子174を介して各重
ね合わせ回路内の選択器77の選択信号を切換える。この
切替により、重ね合わせ回路74は、タイミング信号発生
器70の出力が“0"の間は端子172に供給される実時間動
画処理装置４のフィードバック出力をそのまま出力し、
タイミング信号発生器70の出力が“1"の間は実時間動画
処理装置４の出力と遅延器76の出力を加算器78で重ね合
わせた値を出力する。このようにして、重ね合わせ回路
74の出力には、実時間動画処理装置４の第ｋライン出力
｛F₄ ^l(k)，F₄(k)，F₄ ^r(k)｝の右側のオーバーラップ部
分F₄ ^r(k)のみに画面上右側に隣接する部分ライン信号ｃ
の第ｋライン出力の左側部分F₃ ^l(k)が重ねられた｛F
₄ ^l(k)，F₄(k)，F₄ ^r(k)＋F₃ ^l(k)｝が得られる。

同様にして、重ね合わせ回路73端子172に入力される
実時間動画処理装置３の第ｋラインのフィードバック出
力の右側オーバーラップ部分F₃ ^r(k)には、実時間動画処
理装置２の第ｋライン出力｛F₂ ^l(k)，F₂(k)，F₂ ^r(k)｝
の左側のオーバーラップ部分F₂ ^l(k)が重ね合わされ、F₃
^r(k)＋F₂ ^l(k)が得られる。同様に、部分フィードバック
信号F₅とF₄のオーバーラップ部F₅ ^r(k)＋F₄ ^l(k)は、重ね
合わせ回路75の出力として得られる。実時間動画処理装
置２及び重ね合わせ回路73、74、75から出力される第ｋ
フィードバック信号は、 ・実時間動画処理装置２の出力 ｛F₂ ^l(k)，F₂(k)，F₂ ^r(k)｝ ・重ね合わせ回路73の出力 ｛F₃ ^l(k)，F₃(k)，F₃ ^r(k)＋F₂ ^l(k)｝ ・重ね合わせ回路74の出力 ｛F₄ ^l(k)，F₄(k)，F₄ ^r(k)＋F₃ ^l(k)｝ ・重ね合わせ回路75の出力 ｛F₅ ^l(k)，F₅(k)，F₅ ^r(k)＋F₄ ^l(k)｝ となる。各出力信号の左側オーバーラップ部分F₂ ^l(k)、
F₃ ^l(k)，F₄ ^l(k)に対応するデータは、隣接する重ね合わ
せ回路の右側オーバーラップ部分として得られている。
従って、置換回路62、63、64で、重ね合わせ結果F₃ ^r(k)
＋F₂ ^l(k)、、F₄ ^r(k)＋F₃ ^l(k)、F₅ ^r(k)＋F₄ ^l(k)に置換す
る。例えば、置換回路63では、タイミング信号発生器70
の出力が“0"の間は、端子161より入力される重ね合わ
せ回路73の出力を遅延器66でＤだけ遅延された値をセレ
クタ67で選択して出力し、タイミング信号発生器70の出
力が“1"の期間は、端子162より入力される重ね合わせ
回路74の出力を選択する。このようにして、置換回路63
の出力として、重ね合わせ回路73の第ｋライン出力｛F₃
^l(k)，F₃(k)，F₃ ^r(k)＋F₂ ^l(k)｝の左側の部分F₃ ^l(k)
が、重ね合わせ回路74の第ｋラインの重ね合わせ部分F₄
^r(k)＋F₃ ^l(k)に置き換えられ、｛F₄ ^r(k)＋F₃ ^l(k)，F
₃(k)，F₃ ^r(k)＋F₂ ^l(k)｝が得られる。

同様にして、実時間動画処理装置２の第ｋライン出力
の左側部分F₂ ^l(k)は、置換回路62に入力され、重ね合わ
せ回路73の第ｋライン出力｛F₃ ^l(k)，F₃(k)，F₃ ^r(k)＋F
₂ ^l(k)｝の右側のオーバーラップ部分F₃ ^r(k)＋F₂ ^l(k)に
置換され、重ね合わせ回路74の出力の左側オーバラップ
部分F₄ ^l(k)は、重ね合わせ回路75の出力の右側重ね合わ
せ部分のF₅ ^r(k)＋F₄ ^l(k)で置き換えられる。以上まとめ
ると、信号処理装置２、３、４のフィードバックデータ
入力には、各々 ・置換回路62の出力 ｛F₃ ^r(k)＋F₂ ^l(k)，F₂(k)，F₂ ^r(k)｝， ・置換回路63の出力 ｛F₄ ^r(k)＋F₃ ^l(k)，F₃(k)，F₃ ^r(k)＋F₂ ^l(k)｝， ・置換回路64の出力 ｛F₅ ^r(k)＋F₄ ^l(k)，F₄(k)，F₄ ^r(k)＋F₃ ^l(k)｝ が、水平同期信号よりＤだけ遅延したタイミングで供給
される。また、信号処理装置５のフィードバック入力
は、 ・重ね合わせ回路75の出力 ｛F₅ ^l(k)，F₅(k)，F₅ ^r(k)＋F₄ ^l(k)｝ がさらに遅延器65で、置換回路62、63、64でうける遅延
と同じ遅延を施されることによって、他の信号処理装置
と同じ位相でフィードバックされる。

以上の様にして、高精細ビデオ信号の入出力信号の速
度変換を速度変換回路１と逆変換回路６で１ライン単位
に行いつつ、隣接領域を担当する実時間動画処理装置で
の重複したフィードバック信号の重ね合わせ及び隣接領
域間でに重複したを可能とした高精細ビデオ信号処理装
置が実現できる。

本実施例では、タイミング制御回路70は、全ての重ね
合わせ回路と置換回路の制御を行っているが各信号処理
装置に別個の制御回路を設けても良い。また、フレーム
間処理ではフィードバックデータは入力信号の１フレー
ム前の信号が必要となるので信号処理装置２、３、４、
５のフィードバック入力に更にバッファメモリを配置す
ることによって、フィードバックバスにフレーム遅延機
能を兼用させることができる。このように、フィードバ
ックバスにフレームメモリ機能を持たせる構成は、特願
61−135316に記載されているが、ここでが、高精細精度
TV信号に対しても同様な効果をもたらすことができる。
このとき、フレームメモリの構成は、メモリ容量、動作
速度両面で現行TV信号のフレームメモリと同程度である
ため現行TV信号処理用に配置されたフレームメモリの兼
用が可能である。

（発明の効果） 本発明によれば、従来のTV信号と同じ信号処理装置を
用いて高精細ビデオ信号を処理できる。この時、直並列
展開時の並列度にかかわらず各プロセッサがオーバーラ
ップセーブに基づいた並列画像処理が可能となる。更
に、本発明によって、各信号処理装置からのフィードバ
ック出力を重ねあわせ、かつ、隣接部分をオーバーラッ
プして供給出来る。このとき、低速な信号に並列展開さ
れたまま信号処理装置間の重ねあわせがなされるため、
フィードバックデータを扱う遅延回路や加算器等の回路
構成は、低速信号を対象としたものでよく、従って装置
構成が簡単になるという利点がある。

上記の装置構成及び処理方式の採用によって、通常の
TV信号処理を行う場合と同じ方式で高速な高精細ビデオ
信号処理を実現できるため、両者の信号の区別無くプロ
グラムを開発できる。

【図面の簡単な説明】

第１図は、第１の本発明の実施例を示す図、第２図、第
３図、第４図、第６図及び第７図は、第１図の各構成要
素の詳細を示す。第５図及び第８図は、第２図の本発明
による信号処理方法を説明する図である。 図において、 １は、速度変換回路、２、３、４、５は、実時動画処理
装置、６は、速度逆変換回路、62、63、64は、置換回
路、73、74、75は、重ね合わせ回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ディジタル信号処理装置をＮ（Ｎは２以上
   の整数）台並列動作させて、ビデオ信号を実時間処理す
   る装置であって、ディジタルビデオ信号と水平同期信号
   を入力し、前記ディジタルビデオ信号の１ラインの信号
   を、Ｎ個の部分ライン信号に分割し、各部分ライン信号
   を前記水平同期信号で定まる水平走査周期に時間伸張す
   る速度変換回路と、前記速度変換された入力部分ライン
   信号と後述する第２の信号を入力され、出力部分ライン
   信号と部分フィードバック信号を出力する第１から第Ｎ
   までの信号処理装置と、前記Ｎ個の信号処理装置の出力
   部分ライン信号を時間圧縮して出力ビデオ信号を合成す
   る速度逆変換回路と、前記第ｉ（２≦ｉ≦Ｎ）信号処理
   装置が出力した部分フィードバック信号と前記ｉ−１信
   号処理装置が出力した部分フィードバック信号を入力さ
   れ、第ｉ信号処理装置の部分フィードバック信号の一部
   を第ｉ−１信号処理装置のフィードバック信号の一部に
   重ね合わせる第１から第Ｎ−１までの重ね合わせ回路
   と、前記第１信号処理装置の出力フィードバック信号と
   前記第１の重ね合わせ回路の出力を入力され、前記第１
   信号処理装置の出力フィードバック信号の一部を前記第
   １の重ね合わせ回路の出力の一部で置き換える第１の置
   換回路と、前記第ｊ（１≦ｊ≦Ｎ−２）重ね合わせ回路
   と第ｊ＋１重ね合わせ回路の出力を入力され、第ｊ重ね
   合わせ回路の出力の一部を第ｊ＋１重ね合わせ回路の出
   力で置き換える第２から第Ｎ−１までの置換回路とから
   少なくとも構成され、前記第ｋ（１≦ｋ≦Ｎ−１）信号
   処理装置の第２の信号入力には前記第ｋ置換回路の出力
   信号を、また、記第Ｎ信号処理装置の第２の信号入力に
   は前記第Ｎ−１重ね合わせ回路の出力信号を各々供給す
   る実時間ビデオ信号処理装置。
2. 【請求項２】請求項１に記載の実時間ビデオ信号処理装
   置により高精細度ビデオ信号の部分画面に分割して処理
   する方法であって、特許請求の範囲第１項に記載の第１
   から第Ｎまでの信号処理装置には、１ライン信号の右端
   の部分ライン信号から順に左端に至る部分ライン信号を
   特許請求の範囲第１項に記載の速度変換回路から供給す
   ることによって、縦方向に分割された出力部分画面の処
   理を互いに隣接する信号処理装置に割り当てることを特
   徴とする実時間ビデオ信号処理方法。