JP3049193B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の放送方式等、信
号処理方式が異なる画像信号を単一のプロセッサーによ
りデジタル信号処理するようにした画像処理装置に関す
るものである。

【０００２】

【従来の技術】近年の映像信号のデジタル信号処理技術
の進歩は著しいものがある。特に大規模集積回路（ＬＳ
Ｉ）の集積度、動作速度の著しい向上に伴い、従来アナ
ログ領域での信号処理がなされていたテレビ放送などの
受像機においても、信号処理をデジタル化しＬＳＩによ
りデジタル信号処理することが可能になりつつある。例
えば、ハイビジョン放送の受像機におけるＭＵＳＥ信号
デコーダは例えば「ＴＶのすべて（原田益水著、電波新
聞社刊）」ｐ．１２５に記載されるような回路構成であ
る。またＮＴＳＣ放送信号を受信する受像機（テレビ）
において、適応型信号処理をデジタル信号処理する回路
は同じく例えば「ＴＶのすべて（原田益水著、電波新聞
社刊）」ｐ．９４に記されている。これらふたつの信号
処理回路を互いに比較すると、放送方式に差異があるた
め、信号処理の内容や、信号処理の順序は全く異なって
いる。しかし、両者とも、基本的な加減算、乗算などの
組み合わせ、繰り返しを行う回路であるという点では共
通している。

【０００３】ここで、通常ＭＵＳＥ信号を処理する回路
とＮＴＳＣ信号を処理する回路としては、それぞれの放
送方式、信号形式に対する専用ＬＳＩが用いられてい
る。このため、例えばＭＵＳＥ方式とＮＴＳＣ方式双方
の放送信号を受信できるような受像機を構成しようとす
ると、ＭＵＳＥ信号デコーダ及びＮＴＳＣ信号デコーダ
を受像機に同時に搭載することが必要となる。また、Ｎ
ＴＳＣ用受像機でＭＵＳＥ放送を受信したり逆にＭＵＳ
Ｅ受像機でＮＴＳＣ放送を受信したりすることはできな
い。

【０００４】専用ＬＳＩのこのような欠点を解決する方
法として、プロセッサーを用いた信号処理が考えられ
る。すなわちプロセッサーというひとつのハードウエア
に対して、異なるソフトウエアを供給することによって
違った放送方式、信号形式のデジタル映像信号に対して
それぞれの処理をしようとするものである。プロセッサ
ー処理によれば、異なる放送方式、信号形式の映像信号
に対しては、ハードウエアを重複させることなく、プロ
グラムの入れ替えだけで対応することができる。また処
理内容の変更をプログラムの変更のみで行って画質改善
などの操作を施すことができる。上で述べたようにすべ
てのデジタル画像処理は加減、乗算などの基本的な算術
演算で表現できるので、汎用のプロセッサーを用いてす
べての映像信号処理をプログラム化、ソフトウエア化す
ることが可能である。このようなプロセッサーは通常デ
ジタル信号処理用に特化された信号処理プロセッサー
（ＤＳＰ）として音声信号処理などの分野で広く用いら
れている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ような加減算などの基本的な算術演算を命令とする信号
処理プロセッサーでは、映像信号のデジタル処理を実時
間で実行することは不可能である。例えば、ＭＵＳＥ信
号のデコードには一秒間に約２０×１０9 回の基本的な
算術演算が要求される。汎用のプロセッサーでは１サイ
クルに高々数回の算術演算しか実行できないため、実時
間で映像信号処理するためには、プロセッサーは１０Ｇ
Ｈｚ以上の高速動作が要求され、これは現在の、また将
来のＬＳＩ技術をもってしても実現が難しい。すなわ
ち、従来のプロセッサーを用いた画像処理装置では、単
一のハードウエアすなわちプロセッサーによって複数の
放送方式等の信号方式が異なる映像信号を処理すること
が原理的には可能であるものの、実時間処理ができない
という問題があった。

【０００６】そこで、上記問題を解決すべく処理内容の
解析を行った結果、以下の知見を得た。すなわち、放送
方式等の相違から、信号処理方式が異なると画像信号の
処理もＭＵＳＥ信号とＮＴＳＣ信号との処理例に見られ
るように一般に大きく異なっている。しかし、これら映
像信号のデジタル処理内容は、加減算、乗算などの基本
的な算術演算にまで分解しなくとも、水平フィルタ、垂
直フィルタ、合成回路、最大最小中間値抽出回路などの
機能ブロックの単位での命令の組み合わせ、繰り返しで
表現できることがわかった。

【０００７】本発明は、上記映像信号のデジタル処理内
容の特質に着目し、単一のハードウエアすなわちプロセ
ッサーを使用しながら、信号処理方式が異なる複数の映
像信号が処理可能で、かつ実時間処理が可能な画像処理
装置を提供するものである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に請求項１の発明の講じた手段は、画像処理装置に、複
数の信号処理方式に対応した画像処理プログラムを解読
し、制御信号として出力するプログラム解読部と、デジ
タル化された画像データをストアするための一時記憶部
と、上記プログラム解読部から出力される制御信号を受
け、外部メモリーから画像データを読みだして上記一時
記憶部に書き込むロードストア部と、上記プログラム解
読部から出力される制御信号を受け、上記一時記憶部に
ストアされた画像データを入力として、上記複数の信号
処理方式に共通する複数の基本演算を並列的に実行可能
に構成されたデジタルフィルタと合成回路と最大最小中
間値抽出回路とを含む機能ブロックを複数個配置してな
る機能ブロック部とを設け、上記画像処理プログラムを
構成する命令が上記機能ブロック単位の動作を指定する
命令と上記ロードストア部の動作を指定する命令とを有
するように構成したものである。

【０００９】請求項２の発明の講じた手段は、請求項１
の発明において、上記一時記憶部をベクトルレジスタと
し、上記画像処理プログラムを構成する命令をベクトル
命令としたものである。

【００１０】請求項３の発明の講じた手段は、請求項１
の発明において、上記一時記憶部はベクトルレジスタと
スカラレジスタからなり、上記画像処理プログラムを構
成する命令にベクトル命令を含むように構成したもので
ある。

【００１１】請求項４の発明の講じた手段は、請求項１
の発明において、上記複数の信号処理方式を、ＭＵＳＥ
信号の処理方式およびＮＴＳＣ信号の処理方式としたも
のである。

【００１２】

【作用】以上の構成又は方法により、各請求項では、下
記の作用が相される。

【００１３】請求項１ないし４の発明では、デジタルフ
ィルタと合成回路と最大最小中間値抽出回路とを含む各
機能ブロック部と、ロードストア部とが、各々ひとつの
命令によって動作するので、すべての画像信号処理は機
能ブロック部に対する命令でプログラム化することがで
きる。そして、各機能ブロックでは、プログラム解読部
からの出力信号に応じて、基本的演算が並列的に処理さ
れるので、単位時間あたりに多くの算術演算の実行が可
能となる。したがって、単一のハードウエアすなわちプ
ロセッサーによって複数の放送方式、信号形式の映像信
号が処理可能で、かつ実時間処理が可能である。

【００１４】請求項２の発明では、レジスタをベクトル
レジスタで構成することによって複数の機能ブロックを
並列に動作させることが可能となり、低周波数で十分に
画像処理に必要な大量の演算を処理することが可能とな
る。

【００１５】請求項３の発明では、ベクトルレジスタに
加えてスカラレジスタを併用することで、演算の中間結
果がチェイニングするような場合にスカラレジスタを使
用することが可能となり、プロセッサ内に必要なレジス
タ量が大幅に削減される。

【００１６】請求項４の発明では、ＭＵＳＥ信号の処理
方式，ＮＴＳＣ信号の処理方式といった放送方式の相違
によって信号処理方式も相違するが、かかる場合にも単
一のハードウエアによって各方式の映像信号が処理可能
で、かつ実時間処理が可能である。

【００１７】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００１８】（第１実施例） 図１は、第１実施例における画像処理装置のブロック図
である。画像処理装置には、プロセッサーＰrcと、プロ
グラムメモリー４と、外部メモリー５とが配置されてい
る。上記プロセッサーＰrcは、外部メモリー５と画像デ
ータをやりとりするためのロードストア部１と、画像デ
ータ及び信号処理の中間結果を格納するレジスタ部２
と、プログラムメモリー４から読み込んだ命令を解読す
るプログラム解読部３と、符号６〜１５で示される機能
ブロックとを備えている。ただし、プログラムメモリー
４は、本実施例ではプロセッサーＰrcの外部に配設され
ているが、キャッシュなどの高速バッファをプロセッサ
ーＰrcの内部に配設してもよいことはもちろんである。

【００１９】上記レジスタ部２は、画像データを一時記
憶する一時記憶部としてのレジスタ群であり、本実施例
では長さ５１２、幅１バイトのベクトルレジスタ３２個
からなる。上記各機能ブロックのうち、６〜１０は水平
フィルターであり、１１，１２は汎用ＡＬＵであり、１
３は垂直フィルターであり、１４は混合回路であり、１
５は制御信号５０に応じて最大値，最小値，中間値のう
ちいずれかを選択して抽出する選択値抽出回路である。
そして、それぞれの機能ブロックは具体的には図２から
図５に示すような回路で構成される。例えば水平フィル
ター６〜１０は、図２に示すように、フィルター係数ａ
1 〜ａ5 を保持する記憶部２０と、乗算器２１と、加算
器２２と、ラッチ２３とを備えており、入力信号２４中
の画素データｘi に所望の係数を乗算し累積和をとりな
がら、１クロックごとにラッチ２３を通過し、５クロッ
ク後にはフィルター出力信号２５（ａ1 ｘi ＋ａ2 ｘi+
1＋ａ3 ｘi+2 ＋ａ4 ｘi+3 ＋ａ5 ｘi+4 ）が得られ
る。本実施例のプロセッサーでは、各加算器、乗算器単
位での動作を指示する命令を発行するのではなく、この
水平フィルターブロック全体に対してひとつの命令を発
行することで所望のフィルター動作を実現する。

【００２０】なお、フィルター係数ａ1 〜ａ5 が可変で
ある場合には、係数設定命令をあらかじめ発行しておく
必要があるが、フィルター係数ａ1 〜ａ5 が固定値の場
合にはハードウエアで固定しておけば足り、命令で設定
する必要がないことは当然である。また、図２では簡単
のためフィルターのタップ数を５としたが、水平フィル
ターのタップ数がこれに限らないことは言うまでもな
い。

【００２１】同様に、垂直フィルター１３は、例えば図
３で示すような回路で構成される。すなわち、フィルタ
ー係数を保持する記憶部２０と、乗算器２１と、加算器
２２と、ラッチ２３とを配置してなる３つのライン２９
ａ〜２９ｃを並列に配置している。各ライン２９ａ〜２
９ｃにはにそれぞれ入力信号２６，２７，２８が入力さ
れ、各ライン２９ａ〜２９ｃからの出力を、加算器３０
で合成するようになされている。つまり、入力信号２
６、２７、２８としてそれぞれ隣接するラインの画素デ
ータを供給し、これを加算器３０で合成することで、垂
直フィルター出力２９が得られる。

【００２２】なお、本実施例では、垂直方向には３ライ
ンの垂直フィルターをかける構成としたが、ライン数は
ハードウエアの制限の範囲内でいくらであってもよい。

【００２３】上記選択値抽出回路１５は、例えば図４に
示すような回路で構成される。すなわち、合計９つのラ
ッチ４０（ただし、符号４０ａを付したものはセレクタ
機能を有し制御信号５０により制御される）と、二値の
入力に対して大きい方の値または小さい方の値を出力す
るような演算器３１，３２，３３，３４とを組み合わせ
たものである。これら４つの演算器３１，３２，３３，
３４をすべて大きい方の値を出力するように設定すれば
３つの入力信号３５、３６、３７のうちの最大値が出力
信号３８となる。各演算器３１，３２，３３，３４をす
べて小さい方の値を出力するように設定すれば３つの入
力信号３５，３６，３７の最小値が出力信号３８とな
る。演算器３１，３３を大きい方の値を出力するよう設
定し、演算器３２，３４を小さい方の値が出力するよう
に設定すれば３つの入力信号３５，３６，３７の中間値
が出力信号３８となる。

【００２４】上記データ混合回路１４は、例えば図５に
示すような回路である。すなわち、４つのラッチ４３
と、マルチプレクサ４４と、条件判断部４５とを備え、
制御信号５０の値に応じ、２つのデータ入力信号４１，
４２を適当な割合で混合して出力する回路である。

【００２５】以上のように、本実施例における機能ブロ
ックはいずれも基本的な算術演算器を複数含んでおり、
これらの基本演算は機能ブロック内で並列的に処理され
る。

【００２６】次に、上記構成を有するプロセッサーＰrc
に対する命令の内容について説明する。図６は、命令の
ニーモニック表現と命令の内容との対応関係を示す。こ
の命令は、ロード／ストア命令，ジャンプ命令，算術演
算命令といった一般のプロセッサー命令の他に各機能ブ
ロックに対する命令からなり立っている。HFLTn は水平
フィルターブロックに対する命令、VFLTは垂直フィルタ
ーブロックに対する命令、MAX, MID, MIN は選択値抽出
回路に対する命令、SEL はデータ混合回路に対する命令
である。なお、図６のロードストア命令におけるアドレ
ス計算方法では、一般のプロセッサーで用いられるよう
な種々のアドレッシングモードを使用できることは当然
である。

【００２７】そして、上記構成のプロセッサーＰrcを用
いて、各種放送方式，信号形式の映像信号を図６に示す
命令からなる命令列によりプログラマブルに処理するこ
とができる。例えばＭＵＳＥ信号の処理は、図７〜図９
に示すような命令からなるプログラムにより処理され
る。

【００２８】図７は、ＭＵＳＥ信号処理のうち静止画処
理部を上記プロセッサーＰrcで実現するための処理プロ
グラムを示す。ステップＳ１，Ｓ２で、現在のフレーム
の画素データとひとつ前のフレームの画素データとをそ
れぞれロードする。ステップＳ３で、ＡＬＵ１１，１２
への命令を発行してフレーム間内挿を行ない、ステップ
Ｓ４で、外部メモリー５にストアする。ステップＳ５
は、ＭＵＳＥ信号処理に必要な１２ＭＨｚローパスフィ
ルターをかけるステップであり、水平フィルターへの命
令により実行される。ステップＳ６で、周波数変換部に
等価なフィルター処理を行ない、ステップＳ７〜Ｓ１０
で、フィールド間内挿を行なう。ここで、上記フロ―チ
ャ―トにおいて、ステップＳ７，Ｓ８はロード命令、ス
テップＳ９は垂直フィルターへの命令、ステップＳ１０
は混合回路への命令のステップである。

【００２９】図８は、同じくＭＵＳＥ信号処理のうち動
画処理を実現するためのプログラムである。ステップＭ
１〜Ｍ５における処理はフィールド内内挿であって、レ
ジスタにロードされた現フィールド内の５ラインの画素
データに２次元フィルター処理を施す処理である。この
フィールド内内挿処理は、水平フィルター６〜１０への
命令（ステップＭ８〜Ｍ１０）と、ＡＬＵ１１，１２へ
の加算命令（ステップＭ６，Ｍ７，Ｍ１１，Ｍ１２）と
の組み合わせにより実行される。この２次元フィルター
処理は、垂直フィルター命令を使用することもできる。
ステップＭ１３で、周波数変換部に等価なフィルター処
理を行ない、動画処理が終了する。

【００３０】ＭＵＳＥ信号処理の静動画混合部は、図９
に示すような各機能ブロックへの命令からなるプログラ
ムにより処理される。ステップＣ１〜Ｃ３では静止画及
び動画の画素データをレジスタＲ０，Ｒ１にロードす
る。ステップＣ４では、静止画、動画それぞれの信号を
データ入力とし、動き検出信号を制御信号とする混合回
路１４に対する命令を発行することで所望の混合を実現
した後、レジスタＲ３に格納する。そして、ステップＣ
５で、レジスタＲ３のデータを外部メモリー５にストア
する。

【００３１】次に、本実施例のプロセッサーを用いたＮ
ＴＳＣ信号の処理について説明する。ＮＴＳＣ信号の動
き適応型信号処理のデジタル処理は、図１０に示す別の
プログラムにより実行される。ステップＮ１でフィール
ド前のデータＲ０をレジスタＲ１にコピーし、ステップ
Ｎ２で２ライン前のデータＲ４をレジスタＲ５にコピー
し、ステップＮ３で１ライン前のデータＲ０をレジスタ
Ｒ４にコピーし、ステップＮ４で現フィールドの画素デ
ータをレジスタＲ０にロードする。このように、ステッ
プＮ１〜Ｎ４で処理に必要な画素データをロードした
後、ステップＮ５，Ｎ６でフレーム間くし形フィルター
処理を行なう。ステップＮ７，Ｎ８，Ｎ９で水平フィル
ター６〜１０への命令によりライン間くし形フィルター
処理を行う。ステップＮ１０では、選択値抽出回路１５
への命令によりライン間くし形フィルター処理を行い、
ステップＮ１２ではＡＬＵ１１，１２への命令によりラ
イン間くし形フィルター処理を行ない、ステップＮ１４
で混合回路１４への命令により適応型輝度信号分離処理
を実行する。ステップＮ１５，Ｎ１６は、適応型走査線
補間をするためのプログラム・ステップである。

【００３２】このように、本発明のプロセッサーを用い
た画像処理装置では異種の信号処理方式による複数の映
像信号をプログラマブルに処理することが可能である。
ここではＭＵＳＥ，ＮＴＳＣ二種の放送方式について説
明したが、ＰＡＬ，ＳＥＣＡＭなど他の放送方式の映像
信号でも構わない。またパッケージメディア，有線系メ
ディアなど無線放送以外の映像信号であってもよいこと
はもちろんである。

【００３３】次に、本発明のプロセッサーにより上記の
映像信号処理が実時間に実行できることを説明する。

【００３４】図７〜図９のＭＵＳＥ信号処理プログラム
において、各命令は図１のプロセッサーに対する１命令
を表わしている。各命令は機能ブロック６〜１５単位の
動作を指定する命令であり、各機能ブロック６〜１５内
では各機能ブロックを構成する複数の算術演算器が同時
に並列的に動作するため、ひとつの命令で実効的に多数
の算術演算が並列に実行される。例えば水平フィルター
６〜１０に対するフィルター動作実行命令が発行される
と、一定長の画素データが連続的に入力信号２４として
供給され、５クロック遅れで出力信号２５としてフィル
タ処理結果が出力される。すなわち毎クロックごとに５
つの加算と５つの乗算、すなわち１０個の算術演算が並
列処理される。すなわち、各機能ブロック内で、複数の
基本演算が並列的に処理されることで、大量に演算処理
が可能となり、異なる方式の信号処理を単一のプロセッ
サーを用いて実時間処理できるのである。

【００３５】ここで、本実施例では、レジスタとしてベ
クトル・レジスタを仮定しているので、各命令がベクト
ル命令となっており、ここでは、ベクトル命令の処理に
ついて具体的に説明する。図１１は、上記図７のステッ
プＳ１〜Ｓ５までのフローにおけるタイミングを示すも
のである。同図に示すように、１命令（１ステップ）が
ひとつひとつ完了して次のステップに進むわけではな
く、ベクトル長レジスタ１６で指定される画素数が連続
して処理されるので、各命令はオーバーラップしてい
る。例えば各ロードストア命令及びＡＬＵ命令が１サイ
クルに１データづつ処理可能ならば、図７に示すＭＵＳ
Ｅ信号の静止画処理プログラムにおいて最初の画素デー
タがステップＳ５の水平フィルターの実行ステージに達
する時点では、続くデータは水平フィルター処理の実行
中であり、６番目のデータはステップＳ４に達し、７番
目のデータがステップＳ３に達しており、さらに８番
目，９番目のデータがステップＳ１，Ｓ２のロード動作
を実行中である。このように、ＭＵＳＥ信号のフレーム
間内挿（ステップＳ１〜Ｓ５）のための５つの命令（ス
テップ）が並列に動作するので、加減算などの基本算術
演算命令で映像処理プログラムを構成した場合に比べ
て、ＭＵＳＥ信号の静止画処理におけるフレーム間内挿
処理であるステップＳ１〜Ｓ５の処理を実行する間に十
数倍の並列度得られるのである。

【００３６】一般に、同時に並列実行される演算数が多
ければプロセッサーの動作速度も低くすることができる
ので、本発明のプロセッサーによって大量の画像データ
処理もＬＳＩの動作速度に負担を与えることなく行なう
ことができる。例えば、本実施例のフレーム間内挿では
１ラインに輝度データ７４８個，色データ１８８個を５
１６ライン処理するので、１フレームあたり（７４８＋
１８８）×５１６＝４８２９７６個のデータに対して処
理が必要である。一般にベクトル命令の実行にはオーバ
ーヘッドが生ずるが、本実施例ではベクトル長レジスタ
１６で指定されるベクトル・レジスタのベクトル長を51
2 としているので、ほぼ１サイクルに１データの処理が
完了すると考えてよく、プロセッサーＰrcの動作速度が
２００ＭＨｚであれば、１フレームの処理を約２．５ミ
リ秒で完了する。

【００３７】同様に、図７〜図９の各処理も数ミリ秒で
完了し、ＭＵＳＥ信号１フレームの処理時間１／３０
（約３３ミリ）秒の内にすべての信号処理を完了するこ
とができる。

【００３８】一方、図１２は、これを加減算などの基本
演算命令で構成した場合のタイミングチャートを示す。
同図に示すように、ステップＳ１〜Ｓ５に相当する処理
は１画素あたり最低１５サイクルを必要とし、１フレー
ムの処理に要する時間は３７．５ミリ秒となり、この処
理のみでも１フレームの処理許容時間１／３０秒を越え
る。

【００３９】それに対し、上記第１実施例では、映像信
号処理においては処理を加減算，乗算等の基本的な算術
演算にまで分解せずに、水平フィルタ，垂直フィルタ，
合成回路，中間値抽出回路などの機能ブロックの単位で
の命令の組み合わせ、繰り返しで表現するようにしてい
る。このような機能ブロック単位の動作においては、複
数の基本演算が並列的に処理されるので、画像処理に必
要な大量の演算を実時間処理が可能となるのである。

【００４０】特に、データのアクセスやプログラム構成
が規則的であるため容易に処理をベクトル化することが
可能である点に着目し、上記第１実施例のごとくレジス
タファイルをベクトルレジスタで構成し、各機能ブロッ
クへの命令をベクトル命令として定義すれば、各機能ブ
ロック内の複数の演算器、また複数の機能ブロックを並
列に動作させることができ、実時間処理し得る演算量を
顕著に増大させることができる。

【００４１】なお、上記第１実施例では、図１に示す例
では水平フィルターを５個、ＡＬＵを２個、他の機能ブ
ロックを各ひとつづつ持つような構成としたが、各機能
ブロックの個数がこの実施例に限定されるものではな
い。さらに動作速度の高いＬＳＩを用いる場合には水平
フィルターの個数はさらに少なくても構わないし、さら
に高解像度の映像信号処理には多くの機能ブロックを要
する場合もある。また本発明の画像処理装置のプロセッ
サーに搭載される機能ブロックは、上記実施例の機能ブ
ロックに限定されるものではない。ＭＵＳＥ，ＮＴＳＣ
などのアナログ放送信号だけでなく、ＡＴＶなどのデジ
タル放送方式やデジタル画像圧縮されたデータにも同時
に対応するプロセッサーにおいては、機能ブロックとし
て離散コサイン変換回路（ＤＣＴ）などの上記実施例で
は搭載しない機能ブロックを搭載し、これらの機能ブロ
ックへの命令を含むプログラムにより所望の画像処理を
実現することができる。

【００４２】（実施例２） 次に、ベクトルレジスタ以外のレジスタをも備えたプロ
セッサーに係る第２実施例について図面を参照しながら
説明する。図１３は、第２実施例における画像処理装置
のブロック図である。

【００４３】同図において、主要な構成要素は上記第１
実施例における図１に示すものと同様である。すなわ
ち、外部メモリー５と画像データをやりとりするための
ロードストア部１、プログラムメモリー４から読み込ん
だ命令を解読するプログラム解読部３、機能ブロック６
〜１５からなるプロセッサーＰrcである。機能ブロック
６〜１５のうち、６〜１０は水平フィルター、１１，１
２は汎用ＡＬＵ、１３は垂直フィルター、１４は混合回
路、１５は選択値抽出回路であり、それぞれの機能ブロ
ックは、例えば具体的には図２から図５に示すような回
路で構成される。図１と異なるのはレジスタ部２の構成
であり、ベクトルレジスタ部２ａとスカラレジスタ部２
ｂの２種類のレジスタ部を有している。本実施例では、
例えばベクトルレジスタ部２ａには、長さ５１２、幅１
バイトのベクトルレジスタＲ０，Ｒ１，…が１６個収納
され、スカラレジスタ部２ｎには、スカラレジスタＳＲ
０，ＳＲ１，…が３２個収納されている。

【００４４】次に、図１３に示すプロセッサーＰrcによ
る信号処理の内容について説明する。本実施例において
も、プロセッサーＰrcでＭＵＳＥ信号処理をするプログ
ラムは、第１実施例と同様な命令からなるプログラムに
より処理される。図１４は、ＭＵＳＥ信号処理のうち動
画処理部を実現するためのプログラムである。同図に示
すように、第１実施例におけるプログラムと同様に、フ
ィールド内内挿はレジスタにロードされた現フィールド
内の５ラインの画素データ（ステップＶ１〜Ｖ５）に２
次元フィルター処理を施す処理であるが、これは水平フ
ィルター６〜１０への命令（Ｖ８〜Ｖ１０）と、ＡＬＵ
１１，１２への加算命令（Ｖ６，Ｖ７，Ｖ１１，Ｖ１
２）の組み合わせにより実行される。そして、ステップ
Ｖ１３で周波数変換部に等価なフィルター処理を行な
い、動画処理が終了する。第１実施例との相異は、処理
の中間結果をストアするレジスタにベクトルレジスタで
はなくスカラレジスタを使用することである。一般に処
理の中間結果は必ずしもベクトル長全体に渡ってラッチ
しておく必要はない。例えばステップＶ６，Ｖ７の加算
結果は、それぞれ次のステップＶ８，Ｖ９において使わ
れる以外他に使われないのでベクトルレジスタに記憶さ
せておく必要はなく、かわりにスカラレジスタＳＲ０，
ＳＲ１にラッチさせておけばよい。このように、ひとつ
のベクトル演算から次のベクトル演算に分岐なしに演算
の中間結果が連鎖（チェイニング）する場合に、ベクト
ルレジスタを使用することなくスカラレジスタを使用す
ることで、プロセッサー上に必要なレジスタ量を大きく
削減することができる。またスカラレジスタのかわりに
ごく短いベクトル長のベクトルレジスタを混在させてお
くことも可能である。上記実施例ではベクトル長は５１
２としたが、プログラム処理する信号形式があらかじめ
定まっている場合には、その信号形式のライン長に合わ
せたベクトル長とした方がよいことは当然である。

【００４５】

【発明の効果】以上説明したように、請求項１〜４の発
明によれば、画像処理装置を、複数の信号処理形式に共
通する複数の基本演算を並列的に処理する，デジタルフ
ィルタと合成回路と最大最小中間値抽出回路とを含む機
能ブロックを複数個配置し、複数の信号処理方式に対応
した画像処理プログラムを格納するプログラム解読部に
より、各機能ブロックごとに動作させる構成としたの
で、複数の放送方式、信号形式の映像信号を、各信号処
理方式に応じたプログラムによって単一のハードウエア
で処理できるというプロセッサー処理の性質を維持しな
がら、処理の並列度を向上させることによってＬＳＩの
動作速度を上げることなく映像信号のデジタル信号処理
を実時間処理することができる。

【図面の簡単な説明】

【図１】第１実施例における画像処理装置の構成を示す
ブロック図である。

【図２】第１実施例におけるプロセッサー中の水平フィ
ルター回路の構成を示すブロック図である。

【図３】第１実施例におけるプロセッサー中の垂直フィ
ルター回路の構成を示すブロック図である。

【図４】第１実施例におけるプロセッサー中の選択値抽
出回路の構成を示すブロック図である。

【図５】第１実施例におけるプロセッサー中の混合回路
の構成を示すブロック図である。

【図６】第１実施例におけるプログラム中の命令のニー
モニック表現と命令の内容との関係を示す図である。

【図７】第１実施例のプロセッサーに対するＭＵＳＥ信
号の静止画処理の流れを示すフロ―チャ―ト図である。

【図８】第１実施例のプロセッサーに対するＭＵＳＥ信
号の動画処理の流れを示すフロ―チャ―ト図である。

【図９】第１実施例のプロセッサーに対するＭＵＳＥ信
号の混合処理の流れを示すフロ―チャ―ト図である。

【図１０】第１実施例のプロセッサーに対するＮＴＳＣ
信号の動き適応型信号処理の流れを示すフロ―チャ―ト
図である。

【図１１】第１実施例のプロセッサーでＭＵＳＥ信号の
静止画処理のフローにおけるタイミングを示すタイミン
グチャート図である。

【図１２】基本演算をシリアルに処理する命令によって
ＭＵＳＥ信号の静止画処理を行った時のタイミングを示
すタイミングチャート図である。

【図１３】第２実施例における画像処理装置の構成を示
すブロック図である。

【図１４】第２実施例のプロセッサーに対するＭＵＳＥ
信号の動画処理の流れを示すフロ―チャ―ト図である。

【符号の説明】 １ ロードストア部 ２ レジスタ部 ３ プログラム解読部 ４ プログラムメモリー ５ 外部メモリー ６、７、８、９、１０ 水平フィルター １１、１２ ＡＬＵ １３ 垂直フィルター １４ 混合回路 １５ 選択値抽出回路 １６ ベクトル長レジスタ ５０ 制御信号 ２ａ ベクトルレジスタ ２ｂ スカラレジスタ Ｐrc プロセッサー

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西山 保 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−4690（ＪＰ，Ａ) 特開 平５−35445（ＪＰ，Ａ) 特開 平６−309349（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/60,9/00 G06F 17/10 H04N 5/14 - 5/21 H04N 7/00 - 7/015

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数の信号処理方式に対応した画像処理
   プログラムを解読し、制御信号として出力するプログラ
   ム解読部と、 デジタル化された画像データをストアするための一時記
   憶部と、 上記プログラム解読部から出力される制御信号を受け、
   外部メモリーから画像データを読みだして上記一時記憶
   部に書き込むロードストア部と、 上記プログラム解読部から出力される制御信号を受け、
   上記一時記憶部にストアされた画像データを入力とし
   て、上記複数の信号処理方式に共通する複数の基本演算
   を並列的に実行可能に構成されたデジタルフィルタと合
   成回路と最大最小中間値抽出回路とを含む機能ブロック
   を複数個配置してなる機能ブロック部とを備え、 上記画像処理プログラムを構成する命令は、上記機能ブ
   ロック単位の動作を指定する命令と上記ロードストア部
   の動作を指定する命令とを有することを特徴とする画像
   処理装置。
2. 【請求項２】 請求項１記載の画像処理装置において、 上記一時記憶部はベクトルレジスタであり、上記画像処
   理プログラムを構成する命令はベクトル命令であること
   を特徴とする画像処理装置。
3. 【請求項３】 請求項１記載の画像処理装置において、 上記一時記憶部はベクトルレジスタとスカラレジスタか
   らなり、上記画像処理プログラムを構成する命令にベク
   トル命令を含むことを特徴とする画像処理装置。
4. 【請求項４】 請求項１記載の画像処理装置において、 上記複数の信号処理方式は、ＭＵＳＥ信号の処理方式お
   よびＮＴＳＣ信号の処理方式であることを特徴とする画
   像処理装置。