JP2836129B2 - 画像処理におけるフレーム同期化方式 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 複数の画像データをフレームを単位として入力し、フ
レーム単位で同期をとって処理する画像処理プロセッサ
において、入力された画像データの幾つかを遅延させて
同期をとるフレーム同期化方式に関し、 複数の画像データ間で、１フレーム以上の同期ずれが
あっても、該複数の画像データの同期をとって画像処理
をすることを目的とし、 ディレイ用メモリと，カウンタ制御回路と，メモリ制
御回路とで構成されている遅延機構を設けて、該カウン
タ制御回路は、遅延フレーム数をカウントしてメモリ制
御回路に出力し、該メモリ制御回路は、それぞれの画像
データに対応したフレーム同期信号C,D〜に基づいて、
上記ディレイ用メモリに対する書き込みアドレス，及
び，読み出しアドレスの開始点を制御するように構成
し、該メモリ制御回路は、メモリ・ライト制御部とメモ
リ・リード制御部とで構成されており、それぞれ、２つ
のカウンタを持ち、一方でメモリにアドレスを出力し、
もう一方でフレーム数のカウントをして、上記フレーム
数のカウント値（f,又は、ｊ）と、上記カウンタ制御回
路からの遅延フレーム数（ｂ）を比較し、該カウンタ制
御回路からの遅延フレーム数（ｂ）＜上記フレーム数の
カウント値（f,又は、ｊ）となった時点の、上記フレー
ム同期信号の非画像のタイミングで、該メモリ制御回路
の各カウンタを初期化して、上記ディレイ用メモリの先
頭アドレスを指示するようにして、該比較結果がその他
の時には、該フレーム同期信号C,D〜への非画像のタイ
ミングで該ディレイ用メモリへのアクセスの中断，継続
を行うようにして、複数の画像データのフレーム周期を
とるように制御する。

〔産業上の利用分野〕

本発明は、複数の画像データをフレームを単位として
入力し、フレーム単位で同期をとって処理する画像処理
プロセッサにおいて、入力された画像データの幾つかを
遅延させて同期をとるフレーム同期化方式に関する。

最近の計算機システムによる画像処理技術の進歩に伴
い、画像処理プロセッサが、テレビカメラやCCDカメラ
などで捉えたビデオレートの画像を処理するための装置
として、医療・ファクトリオートメーション（FA），オ
フィスオートメーション（OA），自動監視・放送など、
幅広い分野で利用されている。

例えば、画像処理を利用した部品検査や医療分野にお
ける血球検査，細胞診などにおいては、画像中に散在す
る複数の物体を２値化することによって背景を分離し、
物体毎にその大きさ・位置・周囲長さなどの図形的特徴
を算出することによって細胞や部品の自動認識を行って
いる。

この場合、フレーム毎の画像をビデオレートで処理す
る必要がある為、複数の画像データを処理場合において
は、該複数の画像のフレーム毎の同期を、該フレーム間
の遅延量の如何に関わらず効果的にとる必要がある。

〔従来の技術と発明が解決しようとする課題〕

第３図は画像データの従来のフレーム同期方式を説明
する図であり、（ａ）は構造可変パイプライン・プロセ
ッサの構成例を示し、（b1），（b2）は並行パイプライ
ンのディレイ動作を示し、（ｃ）はディレイ回路による
同期化方式を示し、（d1），（d2）は従来の同期化方式
の原理を示し、（e1），（e2）は従来方式の問題点を示
している。

従来の画像処理における関連技術として、本願出願人
は、特開昭61−013379号公報「画像処理装置」とか、特
願平１−211154号「画像処理プロセッサ」等を開示して
いるので、その詳細は省略するが、その要旨を述べると
以下のようになる。

上記従来以前のパイプライン型の画像処理装置は高速
であるが、柔軟性に欠けるという問題点があった。

そこで、上記、特開昭61−013379号公報の「画像処理
装置」では第３図（ａ）に示すように、複数のプロセッ
サモジュール（PM）２をネットワーク１を経由して接続
した『構造可変型パイプラインアーキテクチャ』を提案
している。

これによって、高速性についてはネットワーク１を経
由して各プロセッサモジュール（以下、PMという）２を
パイプライン接続することによって達成し、柔軟性につ
いては、該ネットワーク１の切り換えにより、PM2の組
み合わせを変えることによって実現したものである。

この画像処理装置に、例えば、第３図（b1）に示すよ
うな、PM（１）２で画像の輪郭を抽出し、PM（２）２で
その画像を合成するなど、並行なパイプラインを含む画
像処理をインプリメントしようとする場合、PM（２）２
つの入力［（α），（β）］において、画像データの遅
延が問題となる。

具体的には、（b2）図に示したように、PM（１）２を
通ってきた画像データ（α）は、PM（１）２に内在する
パイプライン遅延によって、入力から直接PM（２）２に
入る画像データ（β）に比べて、ｄ時間だけ遅れること
になる。

この遅延を残したままPM（２）２で２つの画像を合成
すると、輪郭と元の画像がずれるなど正当な処理結果が
得られないという問題点が生じることになる。上記「画
像処理装置」では、これを回避するために、（ｃ）図に
示すような遅延時間を自由に設定できるディレイ回路３
を用いて、並行パイプライン相互の遅延時間を調整し、
同期を合わせていた。

更に、上記「画像処理プロセッサ」では、このディレ
イ回路にリード／ライト別々のアドレス・ポインタを持
ったメモリを付加して、（d1），（d2）図に示すよう
に、遅延の少ないほうの画像データを、メモリのライト
・ポインタが示すアドレスに格納しながら｛（d2）図
の、時刻〜参照｝、遅延の多い方のフレーム同期信
号がイネーブルになった｛（d2）図の時刻参照｝と同
時に、この格納された画像データをメモリから、リード
・ポインタが示すアドレスから読みだすことにより遅延
を回避している。｛（d2）図の模式図における、各時刻
〜での動作と，ディレイ用メモリでの格納状況を参
照｝ 従って、従来技術では、（e1）図に示すように、１フ
レーム以上の遅延があるときには、（e2）図の時刻に
示すように、メモリからリード・ポインタが示すアドレ
スで画像データを読み出す前に、次フレーム目の画像デ
ータ が上書きされてしまうため、正確に遅延時間の調整をす
ることができないという問題があった。

本発明は上記従来の欠点を鑑み、複数の画像データを
フレームを単位として入力し、フレーム単位で同期をと
って処理する画像処理プロセッサにおいて、複数の画像
データ間で、１フレーム以上の同期ずれがあっても、該
複数の画像データの同期をとって画像処理をすることが
できるフレーム同期化方式を提供することを目的とする
ものである。

〔課題を解決するための手段〕

第１図は本発明の原理を示した図であり、（ａ）は構
成例を示し、（ｂ）は複数のフレームの遅れの例を示
し、（c1），（c2）は動作フローを示し、（d1），（d
2）は各時刻毎のディレイ用メモリの内容を示してい
る。

上記の問題点を下記の如くに構成さた画像処理におけ
るフレーム同期化方式によって解決される。

複数の画像データをフレームを単位として入力し、フ
レーム単位で同期をとって処理する画像処理プロセッサ
において、入力された画像データの幾つかを遅延させて
同期をとるのに、 ディレイ用メモリ30と，カウンタ制御回路31と、メモ
リ制御回路32とで構成されている遅延機構３を設けて、 該カウンタ制御回路31は、遅延フレーム数をカウント
してメモリ制御回路32に出力し、 該メモリ制御回路32は、メモリ・ライト制御部320と
メモリ・リード制御部321とで構成して、それぞれ、同
期フレーム数カウンタ3201,3211と、アドレスカウンタ3
202,3212とを備え、それぞれの画像データに対応したフ
レーム同期信号（C,D,〜）に基づいて、上記同期フレー
ム数カウンタ3201,3211で、複数の画像データのフレー
ムを同期する為のフレーム数をカウンタし、上記アドレ
スカウンタ3202,3212で上記ディレイ用メモリ30に対す
るアドレスを生成して、 上記同期フレーム数カウンタ3201,3211からのフレー
ム数のカウント値（f,又は、ｊ）と、上記カウンタ制御
回路31からの遅延フレーム数（ｂ）を比較し、該カウン
タ制御回路（31）からの遅延フレーム数（ｂ）＜上記同
期フレーム数のカウント値（f,又は、ｊ）となった時点
の、上記フレーム同期信号（C,D,〜）の非画像のタイミ
ングで、該メモリ制御回路32の各カウンタ3201,3202と,
3211,3212を初期化して、上記アドレスカウンタ3202,32
12によってディレイ用メモリ30の先頭アドレスを指示
し、上記同期フレーム数カウンタ3201,3211で同期タイ
ミングを検出する為のフレーム数をカウントすることを
繰り返すように制御し、 該カウンタ制御回路31からの遅延フレーム数（ｂ）＝
上記同期フレーム数のカウント値（f,又は、ｊ）となっ
た時点の、上記フレーム同期信号（C,D,〜）の非画像の
タイミングでは、上記アドレスカウンタ（3202,3212）
のカウントを一時中断した後、該フレーム同期信号（C,
D,〜）の画像タイミングで継続カウントとするように構
成する。

〔作用〕

即ち、本発明によれば、複数の画像データをフレーム
を単位として入力し、フレーム単位で同期をとって処理
する画像処理プロセッサにおいて、リード／ライト別々
のアドレス・ポインタを持ったメモリと、複数の画像デ
ータの遅延時間を、予め、フレーム数の形でカウントし
ておき、それに応じてディレイ用メモリに対するリード
／ライト用のアドレス・ポインタを操作するカウンタ制
御回路を備えたものである。

先ず、第１図（ａ），（ｂ）において、遅延が多い方
のフレーム同期信号Ｃの第１フレーム目が立ち上がる時
点までに、遅延の少ない方のフレーム同期信号Ｄの立
ち下がり、即ち、の回数が何回あるかをカウントして
カウンタ制御回路内のカウンタ（１）に格納しておく。
本例では、該の回数は、第１図（ｂ）のタイムチヤー
トから明らかな如く‘1'である。

そして、フレーム同期信号Ｄの立ち上がり時刻と同
時に、フレーム（１）−Ｄの内容を、ディレイ用メモリ
の先頭から書き始め、フレーム同期信号Ｄの立ち下がっ
た時刻で、フレーム同期信号Ｃの第１フレーム目が立
ち上がっている場合は、ライト・ポインタをメモリの先
頭に移動させ、次フレームの内容をメモリに書き込み、
立ち上がっていない場合は、該ディレイ用メモリに続け
て、次フレームの内容、即ち、フレーム（２）−Ｄを書
き込んでいく。｛第１図（c1），（d1）の時刻〜参
照｝ 又、フレーム同期信号Ｃの第１フレーム目の立ち上が
り時刻と同時に、リード・ポインタを制御して、上記
でディレイ用メモリに書き込んであるフレーム（１）−
Ｄの内容を読み始める。｛第１図（c1），（d1）の時刻
参照｝ そして、フレーム同期信号Ｃの立ち下がり時刻で、
カウンタ（１）を参照し、フレーム同期信号Ｃの立ち下
がり回数（ｊ）とカウンタ（１）の内容（ｂ）が等しい
場合は、リード・ポインタを移動せずに読み続ける。こ
れらが等しくない場合には、リード・ポインタをメモリ
の先頭に移動し、フレーム同期信号Ｃの立ち上がり時刻
，〜ともに、該ディレイ用メモリの先頭から読み出
しを開始する。｛第１図（c1），（c2），（d1），（d
2）の時刻〜，及び、時刻，参照｝ 同様に、フレーム同期信号Ｄの立ち下がり時刻，
，〜でカウンタ（１）を参照し、フレーム同期信号Ｄ
の立ち下がり回数（ｆ）とカウンタ（１）の内容（ｂ）
が等しい場合は、ライト・ポインタを移動せずに書き続
ける。そして、これらが等しくない場合は、ライト・ポ
インタをメモリの先頭に移動し、フレーム同期信号Ｄの
立ち上がり時刻〜とともに、該ディレイ用メモリの先
頭から書き込みを開始する。｛第１図（c1），（d1）
〜参照｝ 各時刻〜毎の動作の詳細については、第１図
（ｂ），（c1），（c2），（d1），（d2）を時刻毎に対
応しながら見ることにより上記の動作を認識することが
できる。

この方式によると、１フレーム以上の遅延がある場合
でも、自動的にフレーム同期信号Ｃと，フレーム同期信
号Ｄの同期をとって、次のプロセッサモジュール（PM）
に画像データを提供することが可能となる。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の原理を示した図であり、第２
図は本発明の一実施例を示した図であり、（イ）はカウ
ンタ制御回路とメモリ制御回路の構成例を示し、（ロ）
は動作タイムチヤートを示しており、カウンタ制御回路
31のカウンタ（１）310で、フレーム同期信号Ｃとフレ
ーム同期信号Ｄの間の遅延フレームの数をカウントして
おき、その値（ｂ）に応じて、ディレイ用メモリ30に対
するリード・ポインタと，ライト・ポインタを制御し
て、先行しているフレーム画像を該ディレイ用メモリに
ライト・ポインタの指示するアドレスに書込みながら、
遅延側のフレームが到達したタイミングから、該書込ま
れている先行の画像データと同期してリード・ポインタ
が指示するアドレスから読み出してフレーム間の同期を
とる手段が本発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。

以下、第１図を参照しながら、第２図によって本発明
の画像処理におけるフレーム間同期方式を説明する。

第１図（ａ），第２図（イ）に示したように、本実施
例では、ディレイ用メモリ30と，カウンタ制御回路31
と，メモリ制御回路32,演算回路33,および、レジスタD1
34で構成されている。そして、本実施例では、512×51
2×8bitの画像を処理するものとする。

従って、ディレイ用メモリ30は、例えば、２フレーム
分の64K×8bitの高速SRAMで構成する。カウンタ制御回
路31とメモリ制御回路32は第２図（イ）に示すように、
カウンタ（１）（５）（６）（７）（８），レジスタ
（２），ゲート（３）（４），コンパレータ（９）（1
0），セレクタ（11）で構成されている。

先ず、処理を行う前に、図示されていない、ホスト計
算機のMPUからの初期設定によってカウンタ（１）
（５）（６）（７）（８），レジスタ（２）をクリアし
ておく。

カウンタ制御回路31では、フレーム同期信号Ｄの第１
フレーム目の立ち下がり時刻の回数をカウンタ（１）
310でカウントする。そして、レジスト（２）311で、フ
レーム同期信号Ｃの第１フレーム目が立ち上がると同時
に、カウンタ（１）310のカウントをストップさせる信
号（ａ）を出力するように動作する。従って、カウンタ
（１）310からは、遅延フレーム数（本実施例では、第
２図（ロ）のフレーム同期信号C,Dのタイムチヤートか
ら明らかな如く、‘1'である）を示す信号（ｂ）が常に
出力されることになる。｛第２図（ロ）のタイムチヤー
トの信号（ａ），（ｂ）参照｝ メモリ制御回路32は、メモリ・ライト制御部320と，
メモリ・リード制御部321の二つに大きく分けられる。
メモリ・ライト制御部320では、カウンタ（６）3202で
メモリ・ライト・アドレスをフレーム同期信号Ｄが‘1'
の期間、即ち、画像部分におい、クロック（画素に同期
したクロック）の立ち上がりに同期してカウントして、
ディレイ用メモリ30に対するライトアドレスを生成して
ゆき、１フレーム分のカウントが終わると、カウンタ
（５）3201に信号（ｃ）を出力し、カウンタ（５）3201
で同期化の為のフレーム数をカウントするように機能す
る。

そして、該カウンタ（５）3201の出力（ｆ）と上記遅
延フレーム数（ｂ）をコンパレータ（９）3203にて比較
し、等しくない場合（具体的には、上記（ｂ）＜（ｆ）
の場合）はゲート（３）3204に信号（ｄ）、即ち、‘0'
を出力する。ゲート（３）3203では、該信号（ｄ）とフ
レーム同期信号Ｄの「NAND」（但し、負論理で示されて
いる）をとることによって（信号（ｅ）、フレーム同期
信号Ｄの非画像部分（即ち、‘0'部分）でカウンタ
（５）3201,（６）3202を初期化することができる。
｛第２図（ロ）のタイムチヤートのフレーム同期信号D,
信号（ｃ），（ｂ），（ｅ），（ｆ）参照｝ 同様にして、メモリ・リード制御部321では、フレー
ム同期信号Ｃが‘1'の期間（即ち、画像期間）におい
て、上記画素に同期したクロックの立ち下がりに同期し
てカウンタ（８）3212でディレイ用メモリ30に対するリ
ード・アドレスをカウンタしてゆき、１フレーム分のカ
ウントが終わると、カウンタ（７）3211に信号（ｇ）を
出力し、フレーム回数をカウントする。

そして、該カウンタ（７）3211の出力（ｊ）と上記遅
延フレーム数（ｂ）をコンパレータ（10）3213にて比較
し、等しくない場合（具体的には、上記（ｂ）＜（ｊ）
の場合）はゲート（４）3214に‘0'の信号（ｈ）を出力
する。ゲート（４）3214では、信号（ｈ）とフレーム同
期信号Ｃの「NAND」（但し、負論理）をとることによっ
て（信号（ｉ））、上記メモリ・ライト制御部320と同
様、フレーム同期信号Ｃの非画像部分でカウンタ（７）
3211,（８）3212を初期化することができる。｛第２図
（ロ）のタイムチヤートのフレーム同期信号C,信号
（ｇ），（ｈ），（ｉ），（ｊ）参照｝ こうして、カウンタ（６）3202からは、上記クロック
の立ち上がりに同期したメモリ・ライト・アドレスが、
またカウンタ（８）3212からは、上記クロックの立ち下
がりに同期したメモリ・リード・アドレスがセレクタ
（11）323に出力され、該セレクタ（11）323を、上記ク
ロックの‘オン',‘オフ’で切り換えることによって、
メモリ・リード／ライト・アドレスが交互に、上記ディ
レイ用メモリ30に出力される。

第２図（ロ）は上記（イ）図で説明した例における信
号（ａ）〜（ｊ）のタイムチャートを示しており、
（ロ）の〜は第１図で示した各時刻に対応している。

こうして、２フレーム以内の遅延の場合、カウンタ
（６）3203は時刻，，〜において初期化され、ディ
レイ用メモリ30の最初から書き込みを行い、時刻〜
，〜，〜では、該書き込みの中断，継続を行うよ
うに機能し、カウンタ（８）3212では、時刻，〜，
〜において初期化され、該ディレイ用メモリ30の最初か
ら読み出しを行い、時刻〜，〜では該読み出しの中
断，継続を行うように機能する。

上記の実施例では、入力される複数の入力画像が２フ
レーム分を越えない遅延を起こした場合を例にして、２
フレーム分のディレイ用メモリを使用した例で説明した
が、一般に、ｎフレームの遅延があった場合には、ｎ＋
１フレーム分のディレイ用メモリを設けることで、同様
のフレーム間の同期をとることができる。

このように、本発明は、複数の画像データをフレーム
を単位として入力し、フレーム単位で同期をとって処理
する画像処理プロセッサにおいて、入力された画像デー
タの幾つかを遅延させて同期をとるフレーム同期方式に
おいて、フレーム同期信号Ｃとフレーム同期信号Ｄの間
の遅延フレームの数をカウントしておき、その値、例え
ば、「１フレーム」に応じてディレイ用メモリ30に対す
るリード・ポインタと，ライト・ポインタを制御、例え
ば、１フレーム分の遅延を行って、先行しているフレー
ム画像を該ディレイ用メモリにライト・ポインタの指示
するアドレスに書込みながら、遅延側のフレームが到達
したタイミングから、該書込まれている先行の画像デー
タと同期してリード・ポインタが指示するアドレスから
読み出すようにして、書き込みと読み出しの間に１フレ
ームの遅延をもたせることで、フレーム間の同期をとる
ようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の画像処理にお
けるフレーム同期方式は、複数の画像データをフレーム
を単位として入力し、フレーム単位で同期をとって処理
する画像処理プロセッサにおいて、入力された画像デー
タの幾つかを遅延させて同期をとるフレーム同期方式に
おいて、ディレイ用メモリと，カウンタ制御回路と，メ
モリ制御回路とで構成されている遅延機構を設けて、該
カウンタ制御回路は、遅延フレーム数をカウントしてメ
モリ制御回路に出力し、該メモリ制御回路は、それぞれ
の画像データに対応したフレーム同期信号C,D〜に基づ
いて、上記ディレイ用メモリに対する書き込みアドレ
ス，及び、読み出しアドレスの開始点を制御するように
構成し、該メモリ制御回路は、メモリ・ライト制御部と
メモリ・リード制御部とで構成されており、それぞれ、
２つのカウンタを持ち、一方でメモリにアドレスを出力
し、もう一方でフレーム数のカウントをして、上記フレ
ーム数のカウント値（f,又は、ｊ）と、上記カウンタ制
御回路からの遅延フレーム数（ｂ）を比較し、該カウン
タ制御回路からの遅延フレーム数（ｂ）＜上記フレーム
数のカウント値（f,又は、ｊ）となった時点の、上記フ
レーム同期信号の非画像のタイミングで、該メモリ制御
回路の各カウンタを初期化して、上記ディレイ用メモリ
の先頭アドレスを指示するようにして、該比較結果がそ
の他のときには、該フレーム同期信号C,D〜の非画像の
タイミングで、該ディレイ用メモリへのアクセスを中
断，継続するようにして、複数の画像データのフレーム
同期をとるようにしたものであるので、従来は、画素間
演算など並列パイプラインから入力する２つの画像デー
タにおいて、１フレーム以上の遅延がある場合には自動
的に同期をとって入力することはできなかったが、本発
明によって、１フレーム以上の遅延があってもこれを可
能にできる効果がある。

【図面の簡単な説明】

第１図は本発明の原理を示した図， 第２図は本発明の一実施例を示した図， 第３図は画像データの従来のフレーム同期方式を説明す
る図， である。 図面において、 １はネットワーク， ２はプロセッサモジュール｛PM,PM（１）,PM（２），
〜｝ ３はディレイ回路， 30はディレイ用メモリ,31はカウンタ制御回路， 310はカウンタ（１）,311はレジスタ（２）， 32はメモリ制御回路， 320はメモリ・ライト制御部， 3201はカウンタ（５）,3202はカウンタ（６）， 3203はコンパレータ（９）,3204はゲート（３）， 321はメモリ・リード制御部， 3211はカウンタ（７）,3212はカウンタ（８）， 3213はコンパレータ（10）,3214はゲート（４）， 323はセレクタ（11）， （ａ）〜（ｊ）は信号，〜は時刻， をそれぞれ示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/00 - 1/20 H04N 7/18

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の画像データをフレームを単位として
   入力し、フレーム単位で同期をとって処理する画像処理
   プロセッサにおいて、入力された画像データの幾つかを
   遅延させて同期をとるのに、 ディレイ用メモリ（30）と，カウンタ制御回路（31）
   と、メモリ制御回路（32）とで構成されている遅延機構
   （３）を設けて、 該カウンタ制御回路（31）は、遅延フレーム数をカウン
   トしてメモリ制御回路（32）に出力し、 該メモリ制御回路（32）は、メモリ・ライト制御部（32
   0）とメモリ・リード制御部（321）とで構成して、それ
   ぞれ、同期フレーム数カウンタ（3201,3211）と、アド
   レスカウンタ（3202,3212）とを備え、それぞれの画像
   データに対応したフレーム同期信号（C,D,〜）に基づい
   て、上記同期フレーム数カウンタ（3201,3211）で、複
   数の画像データのフレームを同期する為のフレーム数を
   カウントし、上記アドレスカウンタ（3202,3212）で上
   記ディレイ用メモリ（30）に対するアドレスを生成し
   て、 上記同期フレーム数カウンタ（3201,3211）からのフレ
   ーム数のカウント値（f,又は、ｊ）と、上記カウンタ制
   御回路（31）からの遅延フレーム数（ｂ）を比較し、該
   カウンタ制御回路（31）からの遅延フレーム数（ｂ）＜
   上記同期フレーム数のカウント値（f,又は、ｊ）となっ
   た時点の、上記フレーム同期信号（C,D,〜）の非画像の
   タイミングで、該メモリ制御回路（32）の各カウンタ
   （3201,3202と,3211,3212）を初期化して、上記アドレ
   スカウンタ（3202,3212）によってディレイ用メモリ（3
   0）の先頭アドレスを指示し、上記同期フレーム数カウ
   ンタ（3201,3211）で同期タイミングを検出する為のフ
   レーム数をカウントすることを繰り返すように制御し、 該カウンタ制御回路（31）からの遅延フレーム数（ｂ）
   ≧上記同期フレーム数のカウント値（f,又は、ｊ）とな
   った時点の、上記フレーム同期信号（C,D,〜）の非画像
   のタイミングでは、上記アドレスカウンタ（3202,321
   2）のカウントを一時中断した後、該フレーム同期信号
   （C,D,〜）の画像タイミングで継続カウントとすること
   を特徴とする画像処理におけるフレーム同期化方式。