JPH0448884A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH0448884A JPH0448884A JP2157991A JP15799190A JPH0448884A JP H0448884 A JPH0448884 A JP H0448884A JP 2157991 A JP2157991 A JP 2157991A JP 15799190 A JP15799190 A JP 15799190A JP H0448884 A JPH0448884 A JP H0448884A
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- JP
- Japan
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- ram
- start signal
- storage capacity
- circuit
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims 1
- 230000004913 activation Effects 0.000 claims 1
- 238000001444 catalytic combustion detection Methods 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオ信号用の記憶回路に関し、単位水平走
査期間（以下、Ｈと記す）に供給される有効データをす
べて記憶できる容量を持った先入れ先出しＲＡＭ（以下
ＩＨ−ＰＩＦＯＲＡＭと称す）を含む記憶回路に関する
ものである。
査期間（以下、Ｈと記す）に供給される有効データをす
べて記憶できる容量を持った先入れ先出しＲＡＭ（以下
ＩＨ−ＰＩＦＯＲＡＭと称す）を含む記憶回路に関する
ものである。
従来の技術
従来、この種の記憶回路は、ビデオ信号のＩＨ遅延回路
として用いられ、第２図に示す様な構成であった。第２
図において、ＬＨ−ＰＩＦＯＲＡＭ １は、起動信号
発生回路２からのＲＡＭスタート信号を受けて動作し始
め、データ入力からサンプリング間隔Ｔ（１／ＣＣＤの
クロック周波数）の周期で順次データを取り込む、同時
にデータ出力よりＬＨ（Ｔ／ＩＨ内のＣＣＤの有効画素
数）前の時点で書き込まれたデータをサンプリング間隔
Ｔの周期で順次出力する。こうして、ＩＨ前に書き込ま
れたデータが全て出力された後（即ち、ＩＨ・ＰＩＦＯ
ＲＡＭ １のＲＡＭアドレスが最終アドレスを示した
後）、ＬＨ−ＰＩＦＯＲＡＭ １は動作終了信号を出
力し、そして、起動信号発生回路２は、この信号をトリ
ガーとして再びＲＡＭスタ′−ト信号を発生させる。従
って、起動信号発生回路２にシステムスタート信号が入
力された後、前述の記憶回路は入力データをＩＨだけ遅
らせて出力する遅延回路として動作することになる。
として用いられ、第２図に示す様な構成であった。第２
図において、ＬＨ−ＰＩＦＯＲＡＭ １は、起動信号
発生回路２からのＲＡＭスタート信号を受けて動作し始
め、データ入力からサンプリング間隔Ｔ（１／ＣＣＤの
クロック周波数）の周期で順次データを取り込む、同時
にデータ出力よりＬＨ（Ｔ／ＩＨ内のＣＣＤの有効画素
数）前の時点で書き込まれたデータをサンプリング間隔
Ｔの周期で順次出力する。こうして、ＩＨ前に書き込ま
れたデータが全て出力された後（即ち、ＩＨ・ＰＩＦＯ
ＲＡＭ １のＲＡＭアドレスが最終アドレスを示した
後）、ＬＨ−ＰＩＦＯＲＡＭ １は動作終了信号を出
力し、そして、起動信号発生回路２は、この信号をトリ
ガーとして再びＲＡＭスタ′−ト信号を発生させる。従
って、起動信号発生回路２にシステムスタート信号が入
力された後、前述の記憶回路は入力データをＩＨだけ遅
らせて出力する遅延回路として動作することになる。
発明が解決しようとする課題
ビデオカメラシステムが要求するＣＣＤの有効画素数が
、カメラの種類によって異なるため、各各のＣＣＤに対
応した容量のＬＨ−ＰＩＦＯＲＡＭを用意しなければな
らない。例えば、７１０ＨのＣＣＤを使うビデオカメラ
に、この方式の記憶回路を使用する場合、ＩＨ内の有効
画素数は７２６画素であり、ＲＡＭの必要容量は７６５
段（１段は１画素のデータに対応する。例えば、画素信
号が８ビツトのＡ／Ｄ変換を受けた場合には、１段は８
ビツトのデータに対応する）必要である。また、６７０
Ｈの場合、有効画素数は、６８４画素であり、ＲＡＭの
必要容量は７２２段必要であった。すなわち、ＣＣＤの
画素数が変わればそれに応じて段数をかえる必要があっ
た。
、カメラの種類によって異なるため、各各のＣＣＤに対
応した容量のＬＨ−ＰＩＦＯＲＡＭを用意しなければな
らない。例えば、７１０ＨのＣＣＤを使うビデオカメラ
に、この方式の記憶回路を使用する場合、ＩＨ内の有効
画素数は７２６画素であり、ＲＡＭの必要容量は７６５
段（１段は１画素のデータに対応する。例えば、画素信
号が８ビツトのＡ／Ｄ変換を受けた場合には、１段は８
ビツトのデータに対応する）必要である。また、６７０
Ｈの場合、有効画素数は、６８４画素であり、ＲＡＭの
必要容量は７２２段必要であった。すなわち、ＣＣＤの
画素数が変わればそれに応じて段数をかえる必要があっ
た。
従って、この記憶回路をビデオカメラ用集積回路に内蔵
した場合には、各々のカメラシステムが要求する各々の
ＣＣＤに対応して、集積回路を個個に開発しなければな
らなくなるという課題があった。
した場合には、各々のカメラシステムが要求する各々の
ＣＣＤに対応して、集積回路を個個に開発しなければな
らなくなるという課題があった。
課題を解決するための手段
この課題を解決するために、本発明は、複数種のＣＣＤ
が必要とする記憶容量を包括する最小限の記憶容量を持
つＬＨ−ＰＩＦＯＲＡＭと、外部からの水平走査スター
ト信号（例えば、テレビの水平走査開始信号 ＨＤ）で
起動される起動信号発生回路を使って、水平走査期間に
ＲＡＭスタート信号を入力することにより、ＩＨ−ＰＩ
ＦＯＲＡＭの終了信号を必要としないようにしたもので
ある。
が必要とする記憶容量を包括する最小限の記憶容量を持
つＬＨ−ＰＩＦＯＲＡＭと、外部からの水平走査スター
ト信号（例えば、テレビの水平走査開始信号 ＨＤ）で
起動される起動信号発生回路を使って、水平走査期間に
ＲＡＭスタート信号を入力することにより、ＩＨ−ＰＩ
ＦＯＲＡＭの終了信号を必要としないようにしたもので
ある。
作用
上記構成により、記憶回路の動作はＩＨ−ＦＩＦＯＲＡ
Ｍの終了信号とは無関係となり、ＲＡＭ容量はＣＣＤの
画素数より多いものであればよい。このため、画素数の
興なるＣＣＤに対しても、１つのＰ Ｉ ＦＯＲＡＭで
対応することが可能となる。
Ｍの終了信号とは無関係となり、ＲＡＭ容量はＣＣＤの
画素数より多いものであればよい。このため、画素数の
興なるＣＣＤに対しても、１つのＰ Ｉ ＦＯＲＡＭで
対応することが可能となる。
それゆえ、１品種の集積回路で複数のＣＣＤに（もしく
は複数種のＣＣＤカメラに）対応することが可能となる
。
は複数種のＣＣＤカメラに）対応することが可能となる
。
実施例
第１図は、本発明の一実施例の記憶回路のブロック図で
ある。第１図において、ＩＨ−ＰＩＦＯＲＡＭＩは、タ
ーゲットとする複数のＣＣＤが必要とする記憶容量を包
括する最小限の記憶容量を持ったものであり、ＲＡＭス
タート信号により先入れ先だし動作でデータの読み書き
を行なう。起動信号発生回路２は、水平走査スタート信
号に同期したＲＡＭスタート信号を発生させる。例えば
、３品種のカメラに対して各々３種類のＣＣＤ（５１０
Ｈ，６７０Ｈ，７１０Ｈ）が必要とされる場合を考える
と、信号処理部のＩＨ遅延回路は、従来ならば、各々の
ＣＣＤに対して５１０８用ＩＨ遅延回路、６７０Ｈ用Ｉ
Ｈ遅延回路、７１０Ｈ用ＩＨ遅延回路で対応しなければ
ならなかった。しかし、本発明の記憶回路では、 ７１０Ｈに対応する記憶容量を持つＰ Ｉ ＦＯＲＡＭ
（７５６バイト）は、７１０Ｈより画素数の少ない５１
０Ｈ，６７０ＨのＣＣＤの場合でも、ＩＨのデータは全
は記憶できるので、この記憶されたデータを、次の水平
同期信号に同期したＲＡＭスタート信号により順次読み
出しを行なうことにより、ＩＨ遅延回路の動作をするこ
とができる。
ある。第１図において、ＩＨ−ＰＩＦＯＲＡＭＩは、タ
ーゲットとする複数のＣＣＤが必要とする記憶容量を包
括する最小限の記憶容量を持ったものであり、ＲＡＭス
タート信号により先入れ先だし動作でデータの読み書き
を行なう。起動信号発生回路２は、水平走査スタート信
号に同期したＲＡＭスタート信号を発生させる。例えば
、３品種のカメラに対して各々３種類のＣＣＤ（５１０
Ｈ，６７０Ｈ，７１０Ｈ）が必要とされる場合を考える
と、信号処理部のＩＨ遅延回路は、従来ならば、各々の
ＣＣＤに対して５１０８用ＩＨ遅延回路、６７０Ｈ用Ｉ
Ｈ遅延回路、７１０Ｈ用ＩＨ遅延回路で対応しなければ
ならなかった。しかし、本発明の記憶回路では、 ７１０Ｈに対応する記憶容量を持つＰ Ｉ ＦＯＲＡＭ
（７５６バイト）は、７１０Ｈより画素数の少ない５１
０Ｈ，６７０ＨのＣＣＤの場合でも、ＩＨのデータは全
は記憶できるので、この記憶されたデータを、次の水平
同期信号に同期したＲＡＭスタート信号により順次読み
出しを行なうことにより、ＩＨ遅延回路の動作をするこ
とができる。
発明の効果
本発明によれば、画素数の興なるカメラシステムに使う
集積回路にＰ Ｉ ＦＯＲＡＭを含むＩＨラインメモリ
ーを内蔵する場合などに、システム別に集積回路を開発
しなくても、１種類の集積回路で対応することができる
。これにより、集積回路開発の手間を省き、生産効率を
上げることができる。
集積回路にＰ Ｉ ＦＯＲＡＭを含むＩＨラインメモリ
ーを内蔵する場合などに、システム別に集積回路を開発
しなくても、１種類の集積回路で対応することができる
。これにより、集積回路開発の手間を省き、生産効率を
上げることができる。
第１図は本発明一実施例のブロック図、第２図は従来例
のブロック図である。 １・・・・・・ＩＨ−ＰＩＦＯＲＡＭ、２・・・・・・
起動信号発生回路。
のブロック図である。 １・・・・・・ＩＨ−ＰＩＦＯＲＡＭ、２・・・・・・
起動信号発生回路。
Claims (1)
- ビデオ信号用の記憶回路において、単位水平走査期間に
供給される有効データを全て記憶できるだけの容量を持
つ先入れ先出しＲＡＭと、前記ＲＡＭを外部入力信号に
よって起動する起動信号発生回路とを具備することを特
徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157991A JPH0448884A (ja) | 1990-06-15 | 1990-06-15 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157991A JPH0448884A (ja) | 1990-06-15 | 1990-06-15 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448884A true JPH0448884A (ja) | 1992-02-18 |
Family
ID=15661858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157991A Pending JPH0448884A (ja) | 1990-06-15 | 1990-06-15 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585903A2 (en) * | 1992-09-04 | 1994-03-09 | Matsushita Electric Industrial Co., Ltd. | Video signal memory equipment |
| KR100346187B1 (ko) * | 1995-11-27 | 2002-12-26 | 삼성전자 주식회사 | 텔레비젼의 주사장치 |
-
1990
- 1990-06-15 JP JP2157991A patent/JPH0448884A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585903A2 (en) * | 1992-09-04 | 1994-03-09 | Matsushita Electric Industrial Co., Ltd. | Video signal memory equipment |
| EP0585903A3 (en) * | 1992-09-04 | 1994-03-30 | Matsushita Electric Industrial Co., Ltd. | Video signal memory equipment |
| US5500682A (en) * | 1992-09-04 | 1996-03-19 | Matsushita Electric Industrial Co., Ltd. | Memory equipment for writing/reading a defective video signal in a FIFO memory device consectively |
| CN1036235C (zh) * | 1992-09-04 | 1997-10-22 | 松下电器产业株式会社 | 图像存贮装置 |
| KR100346187B1 (ko) * | 1995-11-27 | 2002-12-26 | 삼성전자 주식회사 | 텔레비젼의 주사장치 |
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