JPH0955869A - 画像同期化装置および方法 - Google Patents
画像同期化装置および方法Info
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- JPH0955869A JPH0955869A JP7206854A JP20685495A JPH0955869A JP H0955869 A JPH0955869 A JP H0955869A JP 7206854 A JP7206854 A JP 7206854A JP 20685495 A JP20685495 A JP 20685495A JP H0955869 A JPH0955869 A JP H0955869A
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Abstract
(57)【要約】
【課題】 ＲＡＭにおける書き込みと読み出しが同じア
ドレスで起きることを簡単な操作で回避することができ
るようにする。 【解決手段】 ２フレームの画像データを保持できるフ
ィールドメモリ１−１乃至１−４の書き込み側におい
て、画像データは、フィールドメモリ１−１乃至１−４
に、順番に書き込まれる。読み出し側では、画像データ
をフィールドメモリ１−１乃至１−４から順番にフィー
ルド単位で読み出し、これをフレーム単位で出力する
が、書き込みと同一のフィールドメモリ１−１乃至１−
４から読み出しが起きる場合、メモリ読み出し制御回路
４が、読み出しのアドレスを、１フレーム離れた別のフ
ィールドメモリ１−１乃至１−４に変更することだけ
で、書き込みと読み出しが同じアドレスで行われること
を防ぐことができる。
ドレスで起きることを簡単な操作で回避することができ
るようにする。 【解決手段】 ２フレームの画像データを保持できるフ
ィールドメモリ１−１乃至１−４の書き込み側におい
て、画像データは、フィールドメモリ１−１乃至１−４
に、順番に書き込まれる。読み出し側では、画像データ
をフィールドメモリ１−１乃至１−４から順番にフィー
ルド単位で読み出し、これをフレーム単位で出力する
が、書き込みと同一のフィールドメモリ１−１乃至１−
４から読み出しが起きる場合、メモリ読み出し制御回路
４が、読み出しのアドレスを、１フレーム離れた別のフ
ィールドメモリ１−１乃至１−４に変更することだけ
で、書き込みと読み出しが同じアドレスで行われること
を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、画像同期化装置お
よび方法に関し、特に、フレーム単位の画像を、基準同
期信号に同期して出力する画像同期化装置および方法に
関する。
よび方法に関し、特に、フレーム単位の画像を、基準同
期信号に同期して出力する画像同期化装置および方法に
関する。
【０００２】
【従来の技術】図７は、従来の画像同期化装置の構成例
を示している。通常、連続したフレーム単位の画像デー
タを基準同期信号に同期させて出力する画像同期化装置
は、１フレーム（＝２フィールド）の画像データを保持
するＲＡＭ１を備える。デジタルビデオインターフェー
ス２は、画像入力から供給されるデジタル画像データの
同期信号を検出し、この同期信号を制御回路２１に供給
するようになされている。制御回路２１は、この入力側
の同期信号に同期してＲＡＭ１に画像データの書き込み
を行うようになされている。なお、画像入力がアナログ
信号の場合、アナログ信号をデジタル信号にＡ／Ｄ変換
した後、画像データをデジタルビデオインターフェース
２に入力する。
を示している。通常、連続したフレーム単位の画像デー
タを基準同期信号に同期させて出力する画像同期化装置
は、１フレーム（＝２フィールド）の画像データを保持
するＲＡＭ１を備える。デジタルビデオインターフェー
ス２は、画像入力から供給されるデジタル画像データの
同期信号を検出し、この同期信号を制御回路２１に供給
するようになされている。制御回路２１は、この入力側
の同期信号に同期してＲＡＭ１に画像データの書き込み
を行うようになされている。なお、画像入力がアナログ
信号の場合、アナログ信号をデジタル信号にＡ／Ｄ変換
した後、画像データをデジタルビデオインターフェース
２に入力する。
【０００３】また、同期信号発生器２２は、リファレン
ス入力に同期した基準同期信号を発生し、この信号を制
御回路２１に供給する。制御回路２１は、基準同期信号
に同期してＲＡＭ１から画像データの読み出しを行い、
この画像データを、出力インターフェース６を介して出
力するようになされている。
ス入力に同期した基準同期信号を発生し、この信号を制
御回路２１に供給する。制御回路２１は、基準同期信号
に同期してＲＡＭ１から画像データの読み出しを行い、
この画像データを、出力インターフェース６を介して出
力するようになされている。
【０００４】従来の装置においては、ＲＡＭ１により１
フレーム分の画像を保持することができるので、入力画
像データを、基準同期信号に同期して連続して出力する
場合の遅延量は、０フレームから１フレームまでの範囲
となる。遅延量が０フレームより小さくなる（負にな
る）場合、制御回路２１は、同じフレームを複数回出力
するフリーズ処理を行い、遅延量が１フレーム以上にな
る場合は、制御回路２１は、１フレーム以上後の画像デ
ータを出力するジャンプ処理を行うようになされてい
る。
フレーム分の画像を保持することができるので、入力画
像データを、基準同期信号に同期して連続して出力する
場合の遅延量は、０フレームから１フレームまでの範囲
となる。遅延量が０フレームより小さくなる（負にな
る）場合、制御回路２１は、同じフレームを複数回出力
するフリーズ処理を行い、遅延量が１フレーム以上にな
る場合は、制御回路２１は、１フレーム以上後の画像デ
ータを出力するジャンプ処理を行うようになされてい
る。
【０００５】フリーズ処理あるいはジャンプ処理を行う
場合、画像データの書き込みと読み出しが同じアドレス
で同時に起こることを避けるために、制御回路２１は、
書き込みのアドレスの変更先、あるいは読み出しのアド
レスの変更先を算出した後、書き込みあるいは読み出し
のアドレスを変更するようになされている。
場合、画像データの書き込みと読み出しが同じアドレス
で同時に起こることを避けるために、制御回路２１は、
書き込みのアドレスの変更先、あるいは読み出しのアド
レスの変更先を算出した後、書き込みあるいは読み出し
のアドレスを変更するようになされている。
【０００６】
【発明が解決しようとする課題】このように、従来の装
置で、連続したフレーム単位の画像データを基準同期信
号に同期して出力するためには、制御回路２１にＲＡＭ
１での書き込みあるいは読み出しのアドレスの変更先を
算出する回路が必要となり、この回路によって制御回路
２１、さらには装置全体の回路規模が大きくなり、高価
となる課題を有している。
置で、連続したフレーム単位の画像データを基準同期信
号に同期して出力するためには、制御回路２１にＲＡＭ
１での書き込みあるいは読み出しのアドレスの変更先を
算出する回路が必要となり、この回路によって制御回路
２１、さらには装置全体の回路規模が大きくなり、高価
となる課題を有している。
【０００７】本発明は、このような状況に鑑みてなされ
たもので、複数フレーム分のＲＡＭを用いることで、Ｒ
ＡＭにおいて書き込みと読み出しが同じアドレスで同時
に起こることを、読み出しを行うアドレスを別のフレー
ムのアドレスに切り替えるという簡単な操作だけで、回
避することができるようにするものである。
たもので、複数フレーム分のＲＡＭを用いることで、Ｒ
ＡＭにおいて書き込みと読み出しが同じアドレスで同時
に起こることを、読み出しを行うアドレスを別のフレー
ムのアドレスに切り替えるという簡単な操作だけで、回
避することができるようにするものである。
【０００８】
【課題を解決するための手段】本発明の画像同期化装置
は、複数フレームの画像データをフィールド単位で記憶
する記憶手段と、その画像データの記憶手段への書き込
みを制御する書込制御手段と、書き込みと読み出しの垂
直同期タイミングに対応して読み出し位置を変更して、
記憶手段からの画像データの読み出しを制御する読出制
御手段とを備えることを特徴とする。
は、複数フレームの画像データをフィールド単位で記憶
する記憶手段と、その画像データの記憶手段への書き込
みを制御する書込制御手段と、書き込みと読み出しの垂
直同期タイミングに対応して読み出し位置を変更して、
記憶手段からの画像データの読み出しを制御する読出制
御手段とを備えることを特徴とする。
【０００９】書込制御手段は画像データの記憶手段への
書き込みを制御し、記憶処理は複数フレームの画像デー
タをフィールド単位で記憶し、読出制御手段は書き込み
と読み出しの垂直同期タイミングに対応して読み出し位
置を変更して、記憶手段からの画像データの読み出しを
制御する。
書き込みを制御し、記憶処理は複数フレームの画像デー
タをフィールド単位で記憶し、読出制御手段は書き込み
と読み出しの垂直同期タイミングに対応して読み出し位
置を変更して、記憶手段からの画像データの読み出しを
制御する。
【００１０】
【発明の実施の形態】図１は、本発明の画像同期化装置
の実施例の構成例を表し、図２はそのタイミングチャー
トを表している。この実施例においては、４個のフィー
ルドメモリ１−１乃至１−４（記憶手段）が備えられ、
画像データを２フレーム（＝４フィールド）分保持する
ことができるようになされている。これらのフィールド
メモリ１−１乃至１−４には、書き込み側と読み出し側
がそれぞれ独立したクロックで動作するデュアルポート
のＲＡＭが用いられ、書き込み操作と読み出し操作を非
同期に行うことができるようになされている。
の実施例の構成例を表し、図２はそのタイミングチャー
トを表している。この実施例においては、４個のフィー
ルドメモリ１−１乃至１−４（記憶手段）が備えられ、
画像データを２フレーム（＝４フィールド）分保持する
ことができるようになされている。これらのフィールド
メモリ１−１乃至１−４には、書き込み側と読み出し側
がそれぞれ独立したクロックで動作するデュアルポート
のＲＡＭが用いられ、書き込み操作と読み出し操作を非
同期に行うことができるようになされている。
【００１１】フィールドメモリ１−１乃至１−４の書き
込み側では、デジタルビデオインターフェース２は、画
像入力から入力されたデジタル画像データの同期信号を
検出し、この同期信号に同期したタイミング信号（水平
同期信号に同期したＨパルス、垂直同期信号に同期した
Ｖパルス、フレームに同期したＦパルスなど）を生成し
て、メモリ書き込み制御回路３（書込制御手段）に供給
する。また、デジタルビデオインターフェース２は、同
期信号に同期した書込クロック（ＷＣＫ）を生成し、メ
モリ書き込み制御回路３とフィールドメモリ１−１乃至
１−４に出力している。
込み側では、デジタルビデオインターフェース２は、画
像入力から入力されたデジタル画像データの同期信号を
検出し、この同期信号に同期したタイミング信号（水平
同期信号に同期したＨパルス、垂直同期信号に同期した
Ｖパルス、フレームに同期したＦパルスなど）を生成し
て、メモリ書き込み制御回路３（書込制御手段）に供給
する。また、デジタルビデオインターフェース２は、同
期信号に同期した書込クロック（ＷＣＫ）を生成し、メ
モリ書き込み制御回路３とフィールドメモリ１−１乃至
１−４に出力している。
【００１２】メモリ書き込み制御回路３は、これらの信
号に同期して、ライトイネーブル（ＷＥ）信号、ライト
クリア（ＷＣＬＲ）信号を生成し、これらを用いて、各
フィールドメモリ１−１乃至１−４へ順番に画像データ
を書き込むようになされている。なお、画像入力がアナ
ログ信号の場合、アナログ信号をデジタル信号にＡ／Ｄ
変換した後、画像データをデジタルビデオインターフェ
ース２に入力する。
号に同期して、ライトイネーブル（ＷＥ）信号、ライト
クリア（ＷＣＬＲ）信号を生成し、これらを用いて、各
フィールドメモリ１−１乃至１−４へ順番に画像データ
を書き込むようになされている。なお、画像入力がアナ
ログ信号の場合、アナログ信号をデジタル信号にＡ／Ｄ
変換した後、画像データをデジタルビデオインターフェ
ース２に入力する。
【００１３】さらに、Ｖパルスをカウントするフィール
ドカウンタを内蔵するメモリ書き込み制御回路３は、フ
ィールドメモリ１−１乃至１−４のうち、現在、書き込
みを行っているフィールドを２桁の２進数で示すフィー
ルドカウンタの出力（図２（ｃ））、および画像データ
のフィールド間にあるＶブランクを示すブランクフラグ
（図２（ｂ））を、メモリ読み出し制御回路４（読出制
御手段）に供給するようになされている。フィールドカ
ウンタは、第１フィールドメモリ１−１を２進数００で
表し、同様に、第２フィールドメモリ１−２を２進数０
１、第３フィールドメモリ１−３を２進数１０、第４フ
ィールドメモリ１−４を２進数１１で表す。
ドカウンタを内蔵するメモリ書き込み制御回路３は、フ
ィールドメモリ１−１乃至１−４のうち、現在、書き込
みを行っているフィールドを２桁の２進数で示すフィー
ルドカウンタの出力（図２（ｃ））、および画像データ
のフィールド間にあるＶブランクを示すブランクフラグ
（図２（ｂ））を、メモリ読み出し制御回路４（読出制
御手段）に供給するようになされている。フィールドカ
ウンタは、第１フィールドメモリ１−１を２進数００で
表し、同様に、第２フィールドメモリ１−２を２進数０
１、第３フィールドメモリ１−３を２進数１０、第４フ
ィールドメモリ１−４を２進数１１で表す。
【００１４】そして、フィールドメモリ１−１乃至１−
４の読み出し側において、クロックおよびタイミング信
号発生器５は、ＰＬＬ回路７を有し、リファレンス入力
に同期した読出クロック（ＲＣＫ）とタイミング信号を
生成し、タイミング信号をメモリ読み出し制御回路４に
供給し、読出クロックをフィールドメモリ１−１乃至１
−４とメモリ読み出し制御回路４に供給するようになさ
れている。
４の読み出し側において、クロックおよびタイミング信
号発生器５は、ＰＬＬ回路７を有し、リファレンス入力
に同期した読出クロック（ＲＣＫ）とタイミング信号を
生成し、タイミング信号をメモリ読み出し制御回路４に
供給し、読出クロックをフィールドメモリ１−１乃至１
−４とメモリ読み出し制御回路４に供給するようになさ
れている。
【００１５】メモリ読み出し制御回路４は、これらの信
号に同期して、リードイネーブル（ＲＥ）信号、リード
クリア（ＲＣＬＲ）信号を生成し、これらを用いて、画
像データを、各フィールドメモリ１−１乃至１−４か
ら、通常は順番にフィールド単位で読み出し、出力イン
ターフェース６は、フィールド単位で読み出された画像
をフレーム単位で出力するようになされている。
号に同期して、リードイネーブル（ＲＥ）信号、リード
クリア（ＲＣＬＲ）信号を生成し、これらを用いて、画
像データを、各フィールドメモリ１−１乃至１−４か
ら、通常は順番にフィールド単位で読み出し、出力イン
ターフェース６は、フィールド単位で読み出された画像
をフレーム単位で出力するようになされている。
【００１６】ただし、書き込みが行われるフィールドメ
モリ１−１乃至１−４と読み出しが行われるフィールド
メモリ１−１乃至１−４が一致した場合は、読み出しの
アドレスを、１フレーム離れた別のフィールドメモリ１
−１乃至１−４に変更し、同じフィールドメモリ１−１
乃至１−４において書き込みと読み出しが同時に起こる
ことを防ぐようになされている。このため、メモリ読み
出し制御回路４は、タイミング信号中のＶパルスをカウ
ントするフィールドカウンタを内蔵している。
モリ１−１乃至１−４と読み出しが行われるフィールド
メモリ１−１乃至１−４が一致した場合は、読み出しの
アドレスを、１フレーム離れた別のフィールドメモリ１
−１乃至１−４に変更し、同じフィールドメモリ１−１
乃至１−４において書き込みと読み出しが同時に起こる
ことを防ぐようになされている。このため、メモリ読み
出し制御回路４は、タイミング信号中のＶパルスをカウ
ントするフィールドカウンタを内蔵している。
【００１７】メモリ読み出し制御回路４は、タイミング
信号に同期して読み出し側のブランクフラグ（図２
（ｅ））を発生し、このフラグとメモリ書き込み制御回
路３から供給されたブランクフラグ（図２（ｂ））との
論理和を算出することによって比較フラグ（図２
（ｇ））を生成し、この比較フラグの値が１であると
き、書き込み側のフィールドカウンタの値（図２
（ｃ））と読み出し側のフィールドカウンタの値（図２
（ｆ））を比較する。
信号に同期して読み出し側のブランクフラグ（図２
（ｅ））を発生し、このフラグとメモリ書き込み制御回
路３から供給されたブランクフラグ（図２（ｂ））との
論理和を算出することによって比較フラグ（図２
（ｇ））を生成し、この比較フラグの値が１であると
き、書き込み側のフィールドカウンタの値（図２
（ｃ））と読み出し側のフィールドカウンタの値（図２
（ｆ））を比較する。
【００１８】これらの値が一致した場合、メモリ読み出
し制御回路４は、読み出しのアドレスを１フレーム移動
することで、ジャンプ処理あるいはフリーズ処理を行う
ようになされている。このように読み出しのアドレスを
変更することができるようにするために、メモリ読み出
し制御回路４は、常に、第１フィールドメモリ１−１と
第３フィールドメモリ１−３、および第２フィールドメ
モリ１−２と第４フィールドメモリ１−４に、共通なリ
ードクリア信号を供給するようになされている。
し制御回路４は、読み出しのアドレスを１フレーム移動
することで、ジャンプ処理あるいはフリーズ処理を行う
ようになされている。このように読み出しのアドレスを
変更することができるようにするために、メモリ読み出
し制御回路４は、常に、第１フィールドメモリ１−１と
第３フィールドメモリ１−３、および第２フィールドメ
モリ１−２と第４フィールドメモリ１−４に、共通なリ
ードクリア信号を供給するようになされている。
【００１９】例えば、図３に示すように、第３フィール
ドメモリ１−３への書き込みがまだ終了していない状態
のとき、その第３フィールドメモリ１−３からの読み出
しが指令されると、第３フィールドメモリ１−３から第
１フィールドメモリ１−１へ読み出し位置が移動され
る。この場合、第１フィールドメモリ１−１の内容が２
度読み出される（リード１，リード３）。すなわちフリ
ーズ処理が行われる。
ドメモリ１−３への書き込みがまだ終了していない状態
のとき、その第３フィールドメモリ１−３からの読み出
しが指令されると、第３フィールドメモリ１−３から第
１フィールドメモリ１−１へ読み出し位置が移動され
る。この場合、第１フィールドメモリ１−１の内容が２
度読み出される（リード１，リード３）。すなわちフリ
ーズ処理が行われる。
【００２０】また、図４に示すように、第４フィールド
メモリ１−４からの読み出しが完了していない状態のと
きに、この第４フィールドメモリ１−４への書き込みが
指令されたときは、第４フィールドメモリ１−４には書
き込みを行い、読み出しは、第４フィールドメモリ１−
４から第２フィールドメモリ１−２へ、１フレーム分移
動される。この場合、第１フィールドメモリ１−１の内
容（ライト５）を飛び越して読み出し処理が行われる。
すなわち、ジャンプ処理が行われる。
メモリ１−４からの読み出しが完了していない状態のと
きに、この第４フィールドメモリ１−４への書き込みが
指令されたときは、第４フィールドメモリ１−４には書
き込みを行い、読み出しは、第４フィールドメモリ１−
４から第２フィールドメモリ１−２へ、１フレーム分移
動される。この場合、第１フィールドメモリ１−１の内
容（ライト５）を飛び越して読み出し処理が行われる。
すなわち、ジャンプ処理が行われる。
【００２１】同様にして、第１フィールドメモリ１−１
において書き込みと読み出しのフィールドカウンタの値
が一致した場合、読み出しのアドレスは、第３フィール
ドメモリ１−３に移動し、第２フィールドメモリ１−２
において書き込みと読み出しのフィールドカウンタの値
が一致した場合には、読み出しのアドレスは、第４フィ
ールドメモリ１−４に移動する。
において書き込みと読み出しのフィールドカウンタの値
が一致した場合、読み出しのアドレスは、第３フィール
ドメモリ１−３に移動し、第２フィールドメモリ１−２
において書き込みと読み出しのフィールドカウンタの値
が一致した場合には、読み出しのアドレスは、第４フィ
ールドメモリ１−４に移動する。
【００２２】なお、図３に示すように、読み出し側のＶ
ブランクのときに読み出し位置の移動が行われる場合
は、フィールドメモリ１−１乃至１−４からの画像デー
タの読み出しが中断されないため、フィールドごとの画
像に乱れがまったく生じない。
ブランクのときに読み出し位置の移動が行われる場合
は、フィールドメモリ１−１乃至１−４からの画像デー
タの読み出しが中断されないため、フィールドごとの画
像に乱れがまったく生じない。
【００２３】これに対して、図４の例においては、読み
出しの途中で、書き込み側のＶブランクのときにフィー
ルドカウンタの値の一致が起き、ジャンプ処理を行って
いる。このため、読み出される画像データは、第４フィ
ールドメモリ１−４の画像データの一部に、第２フィー
ルドメモリ１−２の画像データの一部を接合して１フィ
ールドとしたものとなる。従って、シーンチェンジなど
がある不連続な画像データである場合は、画像中の１フ
ィールドに乱れが生じる。
出しの途中で、書き込み側のＶブランクのときにフィー
ルドカウンタの値の一致が起き、ジャンプ処理を行って
いる。このため、読み出される画像データは、第４フィ
ールドメモリ１−４の画像データの一部に、第２フィー
ルドメモリ１−２の画像データの一部を接合して１フィ
ールドとしたものとなる。従って、シーンチェンジなど
がある不連続な画像データである場合は、画像中の１フ
ィールドに乱れが生じる。
【００２４】この実施例においては、装置を起動すると
き、０．５フレーム（＝１フィールド）分の書き込みが
終わった後、読み出し側の制御を開始する。読み出し側
の制御を開始した後、１フレーム以内に読み出し側のフ
レームの先頭がくるため、入力から出力までの遅延量
は、０．５フレームから１．５フレームの間の値とな
る。さらに、遅延量が０．５フレームより小さくなる
か、１．５フレーム以上になる場合、フリーズ処理ある
いはジャンプ処理によって、遅延量は、０．５フレーム
から１．５フレームの範囲に入るように調節される。
き、０．５フレーム（＝１フィールド）分の書き込みが
終わった後、読み出し側の制御を開始する。読み出し側
の制御を開始した後、１フレーム以内に読み出し側のフ
レームの先頭がくるため、入力から出力までの遅延量
は、０．５フレームから１．５フレームの間の値とな
る。さらに、遅延量が０．５フレームより小さくなる
か、１．５フレーム以上になる場合、フリーズ処理ある
いはジャンプ処理によって、遅延量は、０．５フレーム
から１．５フレームの範囲に入るように調節される。
【００２５】次に図５のフローチャートを参照して、上
記実施例の書き込み側の動作について説明する。
記実施例の書き込み側の動作について説明する。
【００２６】最初に、ステップＳ１において、変換する
画像データが終了していないことを確認する。次に、ス
テップＳ２において、メモリ書き込み制御回路３は、タ
イミング信号に同期してフィールドメモリ１−１乃至１
−４のうちの所定のものに書き込み命令を出す。
画像データが終了していないことを確認する。次に、ス
テップＳ２において、メモリ書き込み制御回路３は、タ
イミング信号に同期してフィールドメモリ１−１乃至１
−４のうちの所定のものに書き込み命令を出す。
【００２７】そして、ステップＳ３では、書き込み命令
が出されたフィールドメモリ１−１乃至１−４に、１フ
ィールド分の画像データが書き込まれる。ステップＳ４
では、書き込み側のフィールドカウンタを更新する。
が出されたフィールドメモリ１−１乃至１−４に、１フ
ィールド分の画像データが書き込まれる。ステップＳ４
では、書き込み側のフィールドカウンタを更新する。
【００２８】以下、ステップＳ２乃至Ｓ４の処理を、画
像データが終了するまで繰り返す。これにより、フィー
ルドメモリ１−１，１−２，１−３，１−４，１−１，
１−２，・・・の順に、画像データが順次書き込まれ
る。
像データが終了するまで繰り返す。これにより、フィー
ルドメモリ１−１，１−２，１−３，１−４，１−１，
１−２，・・・の順に、画像データが順次書き込まれ
る。
【００２９】次に図６のフローチャートを参照して、上
記実施例の読み出し側の動作について説明する。
記実施例の読み出し側の動作について説明する。
【００３０】最初にステップＳ２１において、変換する
画像データが終了していないことを確認する。次に、ス
テップＳ２２において、比較フラグの値が１になるま
で、読み出し側のフィールドカウンタが示すフィールド
メモリから読み出しを続ける。比較フラグの値が１にな
ったとき、ステップＳ２３において、その比較フラグが
１になったのは、読み出し側のブランクフラグが１にな
ったからなのか否かを調べ、そうであるならば、読み出
すフィールドメモリを次のフィールドメモリに変更する
ために、ステップＳ２４において、読み出し側のフィー
ルドカウンタの値を更新し、ステップＳ２５に進む。
画像データが終了していないことを確認する。次に、ス
テップＳ２２において、比較フラグの値が１になるま
で、読み出し側のフィールドカウンタが示すフィールド
メモリから読み出しを続ける。比較フラグの値が１にな
ったとき、ステップＳ２３において、その比較フラグが
１になったのは、読み出し側のブランクフラグが１にな
ったからなのか否かを調べ、そうであるならば、読み出
すフィールドメモリを次のフィールドメモリに変更する
ために、ステップＳ２４において、読み出し側のフィー
ルドカウンタの値を更新し、ステップＳ２５に進む。
【００３１】ステップＳ２３で比較フラグが１になった
のは、書き込み側の信号のブランクフラグが１になった
からであると判定された場合は、さし当たって読み出す
フィールドメモリを変更する必要がないので、ステップ
Ｓ２４の処理はスキップされる。
のは、書き込み側の信号のブランクフラグが１になった
からであると判定された場合は、さし当たって読み出す
フィールドメモリを変更する必要がないので、ステップ
Ｓ２４の処理はスキップされる。
【００３２】そして、ステップＳ２５では、書き込みと
読み出しのフィールドカウンタの値を比較し、値が一致
する場合、ステップＳ２６において、読み出し位置を１
フレーム分移動する。
読み出しのフィールドカウンタの値を比較し、値が一致
する場合、ステップＳ２６において、読み出し位置を１
フレーム分移動する。
【００３３】以下、ステップＳ２２乃至Ｓ２６の処理
を、画像データが終了するまで繰り返す。これにより、
フィールドカウンタの値の一致が起こらなければ、フィ
ールドメモリ１−１，１−２，１−３，１−４，１−
１，１−２，・・・の順に、画像データが順次読み出さ
れ、フィールドカウンタの値が一致する場合は、例え
ば、１−１，１−２，１−１（ジャンプ処理あるいはフ
リーズ処理），１−２，１−３，１−４，１−１，１−
２，・・・というように、ジャンプ処理あるいはフリー
ズ処理が行われた後に、再び画像データが順次読み出さ
れる。
を、画像データが終了するまで繰り返す。これにより、
フィールドカウンタの値の一致が起こらなければ、フィ
ールドメモリ１−１，１−２，１−３，１−４，１−
１，１−２，・・・の順に、画像データが順次読み出さ
れ、フィールドカウンタの値が一致する場合は、例え
ば、１−１，１−２，１−１（ジャンプ処理あるいはフ
リーズ処理），１−２，１−３，１−４，１−１，１−
２，・・・というように、ジャンプ処理あるいはフリー
ズ処理が行われた後に、再び画像データが順次読み出さ
れる。
【００３４】なお、本発明の画像同期化装置および方法
を利用することにより、画像がフレーム単位で出力され
るので、この出力を、フレーム単位で符号化を行うＭＰ
ＥＧなどの符号化器の入力として用いることができる。
を利用することにより、画像がフレーム単位で出力され
るので、この出力を、フレーム単位で符号化を行うＭＰ
ＥＧなどの符号化器の入力として用いることができる。
【００３５】
【発明の効果】以上のように、本発明の画像同期化装置
および方法によれば、複数フレーム分の画像データを記
憶し、記憶手段において画像データの書き込みと読み出
しが同じフィールド単位となった場合、読み出しのアド
レスを変更するようにしたので、記憶手段におけるアド
レスの回避処理を簡単に実現することができる。従っ
て、従来の装置で必要とされた専用のゲートアレイの代
わりに汎用のプログラムが可能なロジックアレイデバイ
スだけで処理を行うことができるため、回路規模の小さ
い、低コストの装置で、フレーム単位の画像データを出
力することができる。
および方法によれば、複数フレーム分の画像データを記
憶し、記憶手段において画像データの書き込みと読み出
しが同じフィールド単位となった場合、読み出しのアド
レスを変更するようにしたので、記憶手段におけるアド
レスの回避処理を簡単に実現することができる。従っ
て、従来の装置で必要とされた専用のゲートアレイの代
わりに汎用のプログラムが可能なロジックアレイデバイ
スだけで処理を行うことができるため、回路規模の小さ
い、低コストの装置で、フレーム単位の画像データを出
力することができる。
【図１】本発明の画像同期化装置の一実施例の構成例を
示すブロック図である。
示すブロック図である。
【図２】図１の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図３】図１の実施例におけるフリーズ処理を説明する
図である。
図である。
【図４】図１の実施例におけるジャンプ処理を説明する
図である。
図である。
【図５】図１の実施例の書き込み側の処理を説明するフ
ローチャートである。
ローチャートである。
【図６】図１の実施例の読み出し側の処理を説明するフ
ローチャートである。
ローチャートである。
【図７】従来の画像同期化装置の構成例を示すブロック
図である。
図である。
１ ＲＡＭ １−１乃至１−４ フィールドメモリ ２ デジタルビデオインターフェース ３ メモリ書き込み制御回路 ４ メモリ読み出し制御回路 ５ クロックおよび同期信号発生器 ６ 出力インターフェース ７ ＰＬＬ回路 ２１ 制御回路 ２２ 同期信号発生器
Claims (3)
- 【請求項１】 フレーム単位の画像データを、基準同期
信号に同期させて出力する画像同期化装置において、 複数フレームの画像データをフィールド単位で記憶する
記憶手段と、 前記画像データの前記記憶手段への書き込みを制御する
書込制御手段と、 書き込みと読み出しの垂直同期タイミングに対応して読
み出し位置を変更して、前記画像データの前記記憶手段
からの読み出しを制御する読出制御手段とを備えること
を特徴とする画像同期化装置。 - 【請求項２】 前記記憶手段において、画像データの書
き込みと読み出しが同じフィールド単位で同時に起きる
場合、前記読出制御手段は、読み出しのアドレスを１フ
レーム分だけずらすことを特徴とする請求項１に記載の
画像同期化装置。 - 【請求項３】 フレーム単位の画像データを、基準同期
信号に同期させて出力する画像同期化方法において、 複数フレームの画像データを記憶し、 書き込みと読み出しの垂直同期タイミングに対応して読
み出し位置を変更して、前記画像データの読み出し行う
ことを特徴とする画像同期化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206854A JPH0955869A (ja) | 1995-08-14 | 1995-08-14 | 画像同期化装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206854A JPH0955869A (ja) | 1995-08-14 | 1995-08-14 | 画像同期化装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955869A true JPH0955869A (ja) | 1997-02-25 |
Family
ID=16530155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7206854A Withdrawn JPH0955869A (ja) | 1995-08-14 | 1995-08-14 | 画像同期化装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955869A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4831158A (en) * | 1984-11-08 | 1989-05-16 | Mitsui Toatsu Chemicals, Incorporated | Preparation process indoles |
| JP2001352462A (ja) * | 2000-06-08 | 2001-12-21 | Sony Corp | 画像処理装置および画像処理方法、並びに記録媒体 |
| US6732252B2 (en) | 1997-10-03 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Memory interface device and memory address generation device |
| KR100565713B1 (ko) * | 1998-12-09 | 2006-05-25 | 엘지전자 주식회사 | 영상 움직임 보상용 어드레스 발생 방법 |
-
1995
- 1995-08-14 JP JP7206854A patent/JPH0955869A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4831158A (en) * | 1984-11-08 | 1989-05-16 | Mitsui Toatsu Chemicals, Incorporated | Preparation process indoles |
| US6732252B2 (en) | 1997-10-03 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Memory interface device and memory address generation device |
| KR100565713B1 (ko) * | 1998-12-09 | 2006-05-25 | 엘지전자 주식회사 | 영상 움직임 보상용 어드레스 발생 방법 |
| JP2001352462A (ja) * | 2000-06-08 | 2001-12-21 | Sony Corp | 画像処理装置および画像処理方法、並びに記録媒体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |