JPS60218134A - パイプライン演算モジュ−ル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明は画像処理装置等においてパイプライン方式によ
り高速に演算を行うパイプライン演算モジュール・に係
り、特に入力データパスと出力データバスのインタフェ
ースが非同期であっても、高速にパイプライン演算を行
って処理することが可能なデータ転送を行うパイプライ
ン演算モジュールに関する。

（ｂ）従来技術と問題点　゛ 従来、パイプライン処理を行う演算モジュールの入力デ
ータパスと出力データバスのインタフェースは同期式の
ものが普通である。この場合、演算速度は同期クロック
に制約されることとなり、演算速度のサイクルタイムが
遅い時、即ち演算内容により入力データを取り込んでか
ら出力データが送出される迄の時間が長い時、同期クロ
ックの速度は遅くないと演算モジュールは動作出来ない
。

又前記と逆に演算速度のサイクルタイムが速い時でも同
期クロックに速度が押さえられる。しかし、同期クロッ
クの速度を演算速度のサイクルタイムに合わせて可変す
ることは装置が複雑となり高価となる。従って入力デー
タが処理されて出力される迄のタイミングのずれは固定
されることとなり、パイプラインの演算器の段数が固定
されて柔軟性を失い、例えば画像処理装置等におけるウ
ィンド演算等においてウィンドの大きさの変化に対応出
来ない等の欠点がある。

（Ｃ）発明の目的 本発明の目的は上記欠点に鑑み、一般的なバスインタフ
ェース、即ち非同期なインタフェースでパイプライン処
理を行うことを可能とするデータ転送方式を用いたパイ
プライン演算モジュールを捉供することにある。

（ｄ）発明の構成 本発明の構成は非同期のデータバス間においてパイプラ
イン方式により演算を行うパイプライン演算モジュール
であって、入力データ送出又は出力データ送出を通知す
る信号からクロックを抽出し、該クロックに同期してパ
イプライン演算と演算結果の送出を行うことにより人力
インタフェースと出力インタフェースとを同期させるよ
うにしたものである。

（ｅ）発明の実施例 本発明は非同期で転送されて来る入力データをハンドシ
ェイク方式で逐次取込み、そのデータと同期のとれたパ
イプライン演算モジュール内部のクロックを発生さ一仕
、このクロックを用いてパイプライン演算を行うと共に
、該演算結果は人力データバスと同期を取りながら出力
データハスにハンドシェイク方式で送出するようにした
ものである。従って出力側よりデータの受ＬＪ取りを拒
否された場合、入力データの取込みを持つように制御す
ることが可能で、非同期のインタフェースで使用するこ
とが出来る。

第１図は本発明の一実施例を説明するブロック図で、第
２図は第１図の動作を説明するタイムチャー１・である
。例えば画像メモリ１から入力ハスＡを経て第２図Ａの
り−１・′データに示す如く、データ１、データ２、デ
ータ３が、リート−レディに示す如きリードレディ信号
と共に転送されて来る。

パイプライン演算モジュール２は前記リードレディ信号
でリードデータを受領すると共にリードアクセプトに示
す如くリードアクセプト信号でり−ドデータを受領した
ことを回答する。パイプライン演算モジュール２ばこの
ように所謂ハンドシェイク方式でリードデータを逐次受
領し、次のリードデータを受Ｗｆｆする間に／’Ｍ１４
を行い、その結果を出力バスＢに送出する。この場合例
えば画像メモリ３が出力バスＢに接続されているとすれ
ば、第２図Ｂのライトレディに示す如きライトレディ信
号と共にライトデータが、データ１、データ２、データ
３の如く画像メモリ３に送出され、画像メ□モリ３から
はライトアクセプトで示す如くライトアクセプト信号で
受領が報告される。このように入力ハスＡと出力ハスＢ
とで各々独立にハンドシェイクを行うため、パイプライ
ン処理を行う時には、人力ハス八と出力バスＢとの同期
をとる必要がある。

第３図は前記パイプライン演算を実行する場合のデータ
転送のタイミングを示す。同図Ａに示す如くリードデー
タ（ａｌはパイプライン演算モジュール２に入って同図
Ｃのｆｃｌに示ず如く演算され、同図Ｂに示す如く演算
結果のライトデータｔｂ＋が出力バスＢに送出される。

そしてリードデータｆａｌとライトデータ（ｔｅｌとの
転送時間にｔ及びｔ゛で示す遅延時間がある。これはパ
イプライン演算モジュール２の演算時間に依存し、処理
すべき内容により変動する。即しパイプラインの演算器
の段数により、その段数が多い程遅廷も大きくなる。又
時間ｔの範囲はリードデータの取込みのみで、ライトデ
ータの送出が無い時間帯である。そして時間ｔ°゛の範
囲はリードデータの取込みとライトデータの送出が同時
に行われている時間帯である。更に時間ｔ゛の範囲はラ
イ１〜データの送出のめで、リードデータの取込のが無
い時間帯である。

第４図は第１図のパイプライン演算モジュール２のブロ
ック図で、非同期で転送されるデータに対して動作する
ことが出来るインタフェースを示す。又第５図は第４図
の動作を説明するタイムチャートで、第３図ｔで示す時
間帯のタイムチャートである。

図において入力インタフェース回路４のリードアクセプ
ト制御回路７にはリードオン信号と、リードレディ信号
が夫々人力し、クロック発生回路８にはリードレディ信
号が入る。そして第５図に示す如くリードレディ信号の
立ち下がりに同期してリードデータが送られて来て入力
バッファ９に入る。入力インタフェース回路４はこのリ
ードデータを受領するとリードアクセプト制御回路７か
らリードアクセプト信号を送出する。この場合、出力イ
ンタフェース回路６から送出されるライトデータが無い
ため、入力インタフェース回路４はリードデータの受領
のみに専念することが出来る。

入力インタフェース回路４はリードデータを受領すると
リードアクセプト制御回路７からオペレートオン信号を
演算回路５に送出した後、リードアクセプト信号の立ち
下がりに同期して前記受領したリードデータをラッチデ
ータとして送出し、続いてリードレディ信号の立ち上が
りに同期したクロックをクロック発生回路８で発生して
送出する。

第６図は演算回路５のパイプライン演算を行う時のタイ
ムチャートである。入力インタフェース回路４から前記
の如くオペシー１−オン信号とラッチデータとクロック
が順次送られて来る。演算回路５はこのクロックに同期
してラッチデータに対し演算を行う。ラッチデータに対
し演算器１段目の演算結果は１クロツクの遅れで出力さ
れ、２段目の演算結果ば２り１コツクの遅れで出力され
る。

第６図の例では２段目の演算結果がアウトプットオン信
号と共に演算データとして出力インタフェース回路６に
送出される。

第７図は第３図ｔ°”で示す時間帯のり一ド／ライトが
同時に行われている場合のタイムチャートである。この
場合リードレディ信号、リードオン信号、リードアクセ
プト信号、リードデータ、クロックのタイミングは第５
図と同様である。しかし演算回路５からリードウェイト
信号が与えられ、後記する理由で演算回路５からのリー
ドウェイト信号がオフとなった場合、入力インタフェー
ス回路４のリードアクセプト制御回路７はリードアクセ
プト信号の送出を停止してリードデータの取込みを停止
する。演算回路５は第６図で説明した如く動作して演算
データを出力インタフェース回路６の出カバソファ１２
と１３に送るが、同時にライト信号を送出して出力イン
タフェース回路６のバッファ制御回路１０に送出し、バ
ッファ制御回路１０は出カバソファ１２と１３に前記演
算データを交互に書込ませる。これはリード系とライト
系の制御信号は外部に対して非同期で動作するが、パイ
プラインのデータ転送を実行する上で、ライト系の信号
をリード系に帰還して内部で同期をとっている。そのた
め出カバソファを２段としてリードデータの先読みを可
能とするためである。出力インタフェース回路６のライ
トレディ制御回路１１は出力バッファ１２又は１３に演
算データが格納されるとライトオン信号を送出し、続い
て前記演算データをクロックに同期してライトデータと
してライトレディ信号と共に出力バスＢに送出する。ラ
イトデータを受領するデバイスからライトアクセプト信
号が入ると３次のライトデータとライトレディ信号を送
出する。このように順次クロックに同期してライトデー
タを送出するが、前記デバイスからのライトアクセプト
信号が入らず、ライトデータの受領を拒まれた場合、演
算回路５は出力インタフェース回路６の出カバソファ１
２及び１３の状態を見て、リードウェイト信号を入力イ
ンタフェース回路４のリードアクセプト制御回路７に送
出し、リードデータの取込みを中止して入力バスＡと出
力ハスＢとの同期を維持する。

第８図は第３図ｔ°で示す時間帯のタイムチャートであ
る。この場合入力インタフェース回路４はリードデータ
が無いため、リードレディ信号が得られずクロックを発
生ずることが出来なくなる。

従ってリードオン信号がオフとなると出力インタフェー
ス回路６のライトレディ制御回路１１からライトレディ
信号をクロック発生回路８に受けてクロックを発生ずる
。その他のタイミング信号は第７図と同様である。

（ｆ）発明の詳細 な説明した如く、本発明は非同期の入力ハスと出力バス
間でパイプライン演算を簡単なハンドシェイクモードで
実現出来るため、ハードウェアによる回路構成が容易と
なる。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するブロック図、第２
図は第１図の動作を説明するタイムチャート、第３図は
パイプライン演算を実行する場合のデータ転送のタイミ
ングを示す図、第４図は第１図のパイプライン演算モジ
ュールのブロック図、第５図は第４図の動作を説明する
タイムチャート、第６図は演算回路がパイプライン演算
を行う時のタイムチャート、第７図は第３図ｔ　１１で
示す時間内のり一ド／ライトが同時に行われている場合
のタイムチャート、第８図は第３図ｔ°で示す時間内の
タイムチャートである。 １．３は画像メモリ、２はパイプライン演算モジュール
、４は入力インタフェース回路、５は演算回路、６は出
力インタフェース回路、７はり−トアクセプト制御回路
、８はクロック発生回路、９は入カバソファ、１０はバ
ッファ制御回路、１１はライトレディ制御回路、１２．
１３は出力バッファである。 １

Claims (1)

【特許請求の範囲】
1. 非同期のデータバス間においてパイプライン方式により
   演算を行うパイプライン演算モジュールであって、入力
   データ送出又は出力データ送出を通知する信号からクロ
   ックを抽出し、該クロックに同期してパイプライン演算
   と演算結果の送出を行うことにより入力インタフェース
   と出力インタフェースとを同期させることを特徴とする
   パイプライン演算モジュール。