JPH02224015A - リングメモリバツフアのセンタリング待ち時間の抑圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は同期のとれていない２つの同速度クロック回線
間のクロック変換に関し、特にクロック変換用リングメ
モリバッファのセンタリング待ち時間の抑圧回路に関す
る。

（従来の技術） 従来、リングメモリバッファへの書込みと読出しとが同
一メモリ内で行われると、最適なセンタリング位置にな
るまで片方のクロックを止めている。

第２図は、従来技術によるリングメモリバッファの一実
施例を示すブロック図である。

第２図において、６拡読出し位置生成回路、７はメモリ
、８は書込み位置生成回路、９は読出し停止回路、１０
はセンタリング要求生成回路である。

書込み位置生成回路８では、書込みクロックに同期して
書込み位置を指定する。書込みクロックに同期したデー
タは、メモリ７の書込み位置に順次、書込まれる。また
、読出し位置生成回路６では、Ｒ出しクロックに同期し
て読出し位置をメモリ３に指定し、メモリ３より読出し
クロックに同期したデータが出力される。

また、センタリング要求生成回路１０では書込み位置生
成回路８で指定された書込み位置ど、読出し位置生成回
路６で指定された読出し位置とを比較する。同一メモリ
位置である場合、センタリング要求を出力する。読出し
停止回路９では上記センタリング要求を受け、いつたん
読出しクロックＹｃａ出し位置生成回路６に送るのを停
止する。読出し停止回路９は、書込み位置生成回路８か
ら書込み位置を調べ、ある固定された読出し位置に対し
て最適になると、読出しクロック全読出し位置生成回路
６に送出して読出し金始める。

（発明が解決しようとする課題） 上述した従来の技術によれば、８込みと続出しとが同一
のメモリで行われると１片方のクロックを止めていたの
で、クロックが停止している間、書込み、もしくは読出
しが行われないと云う欠点がある。

本発明の目的は、リングメモリバッファのセンタリング
回路へ各メモリに対して最適なセンタリング位ｔｒ常に
生成することにより上記欠点を除去し、センタリング後
に待ち時間なし釦書込み／続出しができるよりに構成し
たリングメモリバッファのセンタリング待ち時間の抑圧
回路を提供することにある。

（課題全解決するための手段） 本発明によるリングメモリバッファのセンタリング待ち
時間の抑圧回路は、メモリと、書込み位置生成回路と、
読出し位置生成回路と、センタリング位置生成回路とを
具備して構成し７′ノー、ものでおる。

メモリは、同期のとれていない２つの同速度クロック回
線間でクロック変換全行うためのものである。

書込み位置生成回ｉｕｒ、、メモリの指定位置に書込み
を行うためのものである。

読出し２位置生成回路は、メモリの指定位置から読出し
を行っためのものである。

センタリング位置生成回路は、メモリの書込みと読出し
とが同一メ七りで行われていｔデータエラーが発生する
のを防ぐため、常時、最適なセンタリング位ｆｆｌ生成
するためのものである。

（実　施　例） 次に、本発明について図面全参照して説明フ〜る。

第１図は、本発明によるリングメモリバッファのセンタ
リング待ち時間の抑圧回路の一実施例金示すブロック図
である。

第１図において、１にセンタリング位置生成回路、２は
読出し位置生成回路、３はメモリ、４は書込み位置生成
回路、５はセンタリング要求生成回路である。

最初に、嘗込み位置生成回路４によって、書込みクロッ
クに同期して書込み位ｆｌメモリ３に指定する。曹込み
クロックに同期したデータは、メモリ３の書込み位置に
順次、書込まれる。

また、読出し位置生成回路２では、読出しクロックに同
期して読出し位置金メモリ３に指定し、メモリ３より読
出しクロックに同期したデー・りが出力される。上記と
並行して、センタリング位置生成回路１ては、常に書込
み位置生成回路４により指定された書込み位置に最適な
センタリング待［ｋ生成する。

ところで、センタリング要求生成回路５では、書込み位
置生成回路４で指定された書込み位１ρと、読出し位置
生成回路２て指定された読出し位置とを比較する。両者
が同一メモリ位置である場合、センタリング要求が出力
される。

センタリング位置生成回路１では」二記センタリング要
求を受け、、最適なセンタリング位置を胱出し、位置生
成回路２に指定する。読出し位置生成回路２は、指定さ
れた読出し位置に変更し、メモリ３に指定′ｆ′る。メ
モリ３では、指定された読出し位置よりデータか出力さ
れる。

（発明の効果） 以上説明したように本発明は、リングメモリバッファの
センタリング回路へ７各メモリに対して最適なセンタリ
ング位置を常に生成することにより、同期のとれていな
い２つの同速度クロック回線間でリングメモリバッファ
の書込み／読出し処理を停止させることなくクロック変
換を実施することができると云う効果がある。

【図面の簡単な説明】

第１図は、本発明によるリングメモリバッファのセンタ
リング待ち時間の抑圧回路の一実施例を示すブロック図
である。 第２図は、従来技術によるリングメモリバッファの一例
を示アブロック図である。 ｌ・・・センタリング位置生成回路 ２．６・・・読出し位置生成回路 ３．７・・・メモリ ４．８・・・書込み位置生成回路 ５．１０・・・センタリング要求生成回路９・・・読出
し停止回路 特許出願人　　日本電気株式会社 代理人　弁理士　井　ノ　ロ　　　　壽才１

Claims (1)

【特許請求の範囲】
1. 同期のとれていない２つの同速度クロック回線間でクロ
   ック変換を行うためのメモリと、前記メモリの指定位置
   に書込みを行うための書込み位置生成回路と、前記メモ
   リの指定位置から読出しを行うための読出し位置生成回
   路と、前記メモリへの書込みと読出しとが同一メモリで
   行われてデータエラーが発生するのを防ぐため、常時、
   最適なセンタリング位置を生成するためのセンタリング
   位置生成回路とを具備して構成したことを特徴とするリ
   ングメモリバッファのセンタリング待ち時間の抑圧回路
   。