JPS58130651A - デ−タ受信方式 - Google Patents
デ−タ受信方式Info
- Publication number
- JPS58130651A JPS58130651A JP57013010A JP1301082A JPS58130651A JP S58130651 A JPS58130651 A JP S58130651A JP 57013010 A JP57013010 A JP 57013010A JP 1301082 A JP1301082 A JP 1301082A JP S58130651 A JPS58130651 A JP S58130651A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- address
- data
- memory
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は伝送路のデータ伝送速度とは非同期に動作して
いる処理回路系で、伝送路からの受信データを処理する
システムに係り、伝送路のデータ伝送速度にほとんど支
配されることなく、受信データをメモリを介して該処理
回路系で取シ込むことが出来るデータ受信方式に関する
。
いる処理回路系で、伝送路からの受信データを処理する
システムに係り、伝送路のデータ伝送速度にほとんど支
配されることなく、受信データをメモリを介して該処理
回路系で取シ込むことが出来るデータ受信方式に関する
。
（ｂ） 技術の背景
本発明は監視制御系にて装置を監視制御する場合等圧用
いる方式で、例えば監視制御系よシ複数回同じコマンド
を発しこれに対応して該装置から同じ応答信号を複数回
買い、処理が終れば次のコマンドを同じく被数回出すよ
うなシステムに関するものてあり、近年伝送路の伝送速
度は非常に早くなったにもかかわらずマイコン等の処理
速度はそれ程早くないので、伝送路からの受信データを
マイコン等で処理する場合簡略な回路でインタフェース
を合せることが出来る方式である。
いる方式で、例えば監視制御系よシ複数回同じコマンド
を発しこれに対応して該装置から同じ応答信号を複数回
買い、処理が終れば次のコマンドを同じく被数回出すよ
うなシステムに関するものてあり、近年伝送路の伝送速
度は非常に早くなったにもかかわらずマイコン等の処理
速度はそれ程早くないので、伝送路からの受信データを
マイコン等で処理する場合簡略な回路でインタフェース
を合せることが出来る方式である。
（ｃ） 従来技術と問題点
従来は伝送路クロックと処理回路系のクロックが非同期
の場合、受信データを処理するのＫは、完全な非同期の
形態でなく処理回路系は何らかの方法で伝送路系と同期
して動作していた。従って受信メモリの占有権を伝送路
系が有している。
の場合、受信データを処理するのＫは、完全な非同期の
形態でなく処理回路系は何らかの方法で伝送路系と同期
して動作していた。従って受信メモリの占有権を伝送路
系が有している。
例えば伝送路系が受信メモリにデータを書き込ジーφフ
ラグを落とす等の方法が取られていた。
ラグを落とす等の方法が取られていた。
このような場合主導権は伝送路系にあり、処理回路系は
処理速度は伝送路系より遅いのにかかわらず、ＰＩらか
の手段１１って伝送路系に追従する必要があるため、処
理回路系の設計に大きな制約が生じ又処理回路系の負荷
が重くなる欠点があった。
処理速度は伝送路系より遅いのにかかわらず、ＰＩらか
の手段１１って伝送路系に追従する必要があるため、処
理回路系の設計に大きな制約が生じ又処理回路系の負荷
が重くなる欠点があった。
（ｄｌ 究明の目的
本発明の目的は上記の欠点をなくするために、受＋＝メ
モリをアクセスするためのアドレスの選択権を処理回路
系に持たせ、受信データの該メモリへの書込みは伝送路
系のクロックで書込み、読出す場合は処理回路系のクロ
ックで読出すように非同期で動作するようにし、処理回
路系の設計が容易で、これへの負荷を軽減出来るデータ
受信方式の提供にある。
モリをアクセスするためのアドレスの選択権を処理回路
系に持たせ、受信データの該メモリへの書込みは伝送路
系のクロックで書込み、読出す場合は処理回路系のクロ
ックで読出すように非同期で動作するようにし、処理回
路系の設計が容易で、これへの負荷を軽減出来るデータ
受信方式の提供にある。
（ｅ） 発明の構成
本発明は上記の目的を達成するために伝送路のデータ伝
送速度とは非同期に動作している処理回路系で、伝送路
からの受信データを処理するシステムにおいて、所定の
タイムスロット内の受信データをメモリに書込む場合は
、直並列変換後、該受信データのタイムスロットの位置
にて決まっているメモリのアドレスを発生するアドレス
及びクロック発生回路の出力のアドレス位置に伝送路系
のクロックにて書込み、この書込まれ九内容の内必要な
データを該処理回路系で読出す場合は、蚊処理回路系よ
）受信制御信号を発し、これを該受信データの無い時の
みクロックを発する該アドレス及びり關ツク発生回路の
りｐツクに同期させ、この同期した選択信号により、該
アドレス及びクロック発生回路のアドレス出力と該処理
回路系よりの該メモリよりデータを読出すアドレス出力
を人力しているアドレス選択回路で、該処理回路系より
のアドレス出力を選択して該処理回路系のクロックにて
読出すことを特徴とするデータ受信方式である。
送速度とは非同期に動作している処理回路系で、伝送路
からの受信データを処理するシステムにおいて、所定の
タイムスロット内の受信データをメモリに書込む場合は
、直並列変換後、該受信データのタイムスロットの位置
にて決まっているメモリのアドレスを発生するアドレス
及びクロック発生回路の出力のアドレス位置に伝送路系
のクロックにて書込み、この書込まれ九内容の内必要な
データを該処理回路系で読出す場合は、蚊処理回路系よ
）受信制御信号を発し、これを該受信データの無い時の
みクロックを発する該アドレス及びり關ツク発生回路の
りｐツクに同期させ、この同期した選択信号により、該
アドレス及びクロック発生回路のアドレス出力と該処理
回路系よりの該メモリよりデータを読出すアドレス出力
を人力しているアドレス選択回路で、該処理回路系より
のアドレス出力を選択して該処理回路系のクロックにて
読出すことを特徴とするデータ受信方式である。
（ｆ）発明の実施例
以下本発明のｌ実施例につき図に従って説明する。第１
図は本発明の実施例のデータ受信方式のブロック図、第
２図は第１図の場合の各部の波形のタイムチャートで（
１）は当該処理系で処理をする必要のあるタイムスロッ
トを示し、（ｂ）は（ａ）のタイムスロットのある時間
を示し、（Ｃ）は（＆）のタイムスロットの無い時間に
アドレス及びクロック発生回路より発するクロックを示
し、（ｄ）（のは処理回路系よりの受信制御信号を示し
くｄ’Ｘｅ’）は（ｃ）のクロックにて同期をとった受
信制御信号を示す。
図は本発明の実施例のデータ受信方式のブロック図、第
２図は第１図の場合の各部の波形のタイムチャートで（
１）は当該処理系で処理をする必要のあるタイムスロッ
トを示し、（ｂ）は（ａ）のタイムスロットのある時間
を示し、（Ｃ）は（＆）のタイムスロットの無い時間に
アドレス及びクロック発生回路より発するクロックを示
し、（ｄ）（のは処理回路系よりの受信制御信号を示し
くｄ’Ｘｅ’）は（ｃ）のクロックにて同期をとった受
信制御信号を示す。
図中１は同期−路、２は直並列変換回路（以下Ｓ／Ｐ変
挾回路と略称する）、３はエラーチェック回路、４．６
はクリップ・フａｙプ（以下ＦＦと略称する）、ｓはア
ドレス及びクロック発生回路。
挾回路と略称する）、３はエラーチェック回路、４．６
はクリップ・フａｙプ（以下ＦＦと略称する）、ｓはア
ドレス及びクロック発生回路。
７はアドレス選択回路、８はメモリ、９は処理回路系、
第２図（ａ）のＦはフレーム同ａパｐ−ｙ、。
第２図（ａ）のＦはフレーム同ａパｐ−ｙ、。
〜ｎは本処理系で使用するタイムスロット、１０は他系
で使用するタイムスロット部分を示す０第２図（ａ）の
０〜ｎのタイムスロットは最初の設計時から本処理系で
使用するよう定めてあり本処理系で使用するデータはこ
の内に入れる。このタイムスロットは１フレーム中のど
こにあってもよく又他系統で使用するｌＯの部分迄使用
することにしてもよい。又１タイムスロツトの中には何
ビットのデータを入れてもよい。従ってＳ／Ｐ変換巣位
もこれＫよりかわる。
で使用するタイムスロット部分を示す０第２図（ａ）の
０〜ｎのタイムスロットは最初の設計時から本処理系で
使用するよう定めてあり本処理系で使用するデータはこ
の内に入れる。このタイムスロットは１フレーム中のど
こにあってもよく又他系統で使用するｌＯの部分迄使用
することにしてもよい。又１タイムスロツトの中には何
ビットのデータを入れてもよい。従ってＳ／Ｐ変換巣位
もこれＫよりかわる。
又０〜ｎのタイムスロット中のデータをメモリ８に記憶
するアドレスは初めからタイムスロット琳位で定めであ
る。第２図（ｃ）に示すクロックは伝送路クロックと同
期がとれており、タイムスロットｎと０の間に出すクロ
ックであればよい。同期回路ｌは伝送路系のクロックと
、クロｒり同期をとり又フレーム同期パターンＦによ抄
フレーム同期をとね、クロック及び受信データ等をＳ／
Ｐ変換１１路２へ２０ツクをアドレス及びクロック発生
回路５に送る。アドレス及びクロック発生回路５はカク
ンタ等で構成され、クロックをカウントしてタイムスロ
ット０〜ｎの位置にて予め定めであるメモリ上のアドレ
スを、アドレス選択回路７に送ると共に、１８２図（ｂ
）（ｅ）に示す如く本処理系で処理する必要のないタイ
ムスロット間にクロックを発生しＦＦ６に送る。
するアドレスは初めからタイムスロット琳位で定めであ
る。第２図（ｃ）に示すクロックは伝送路クロックと同
期がとれており、タイムスロットｎと０の間に出すクロ
ックであればよい。同期回路ｌは伝送路系のクロックと
、クロｒり同期をとり又フレーム同期パターンＦによ抄
フレーム同期をとね、クロック及び受信データ等をＳ／
Ｐ変換１１路２へ２０ツクをアドレス及びクロック発生
回路５に送る。アドレス及びクロック発生回路５はカク
ンタ等で構成され、クロックをカウントしてタイムスロ
ット０〜ｎの位置にて予め定めであるメモリ上のアドレ
スを、アドレス選択回路７に送ると共に、１８２図（ｂ
）（ｅ）に示す如く本処理系で処理する必要のないタイ
ムスロット間にクロックを発生しＦＦ６に送る。
伝送路よりのタイムスロット０〜ｎの例えば（ｎ＋１）
バイトの受信データはＳ／Ｐ変換回路２にて変換され、
アドレス及びクロック発生回路５よりのアドレスにてメ
モリ８上の所定の位置に書込まれる。この時該受信デー
タはエラーチェック回路３にてチェックされメモリ８に
書込まれるがエラーチェック回路３の出力はエラ一時“
θ″正常時”１″としている。
バイトの受信データはＳ／Ｐ変換回路２にて変換され、
アドレス及びクロック発生回路５よりのアドレスにてメ
モリ８上の所定の位置に書込まれる。この時該受信デー
タはエラーチェック回路３にてチェックされメモリ８に
書込まれるがエラーチェック回路３の出力はエラ一時“
θ″正常時”１″としている。
一方処理回路系９は受信データをメモリ８より取込む必
要が生じ九時は第２図（ｄ）（ｄ’）Ｋ示す如く受信制
御信号（以下ＲＴＣと略称する）をＦＦ６に送る。ＦＦ
６はアドレス及びクロック発生回路５よりの伝送路クロ
ックと同期のとれている第２図（ｃ）Ｋ示す如きクロッ
クにて同期がとられ、メモリ８への書込みが終った時点
で立上る第２図（・）（ｅ’）に示す如き受信制御信号
（以下ＲＴＣ８と略称する）となる。このＲＴＣ８は処
理回路系９及びアドレス選択回路７及びＦＦ４に送られ
、処理回路系９はメモリ８より読み込む必要のあるデー
タのアドレスを選択回路７に送る。この時アドレス選択
回路７はＲＴＣ８により処理回路系９よりのアドレスを
メモリ８に送るようになっておりメモリ８をアクセス可
能となっている０又ＦＦ４はＲＴＣ８により、即ち受信
データをメモリ８へ書込み終了時点で、書込んだデータ
が正常かエラーがあったかを読取って処理回路系９へ読
取結果を送信する。正常であれば処理回路系９は上記の
アドレスにてメモリ８をアクセスして、伝送路系クロッ
クより遅い自分のクロックにて、必要とするデータを銃
堆る。
要が生じ九時は第２図（ｄ）（ｄ’）Ｋ示す如く受信制
御信号（以下ＲＴＣと略称する）をＦＦ６に送る。ＦＦ
６はアドレス及びクロック発生回路５よりの伝送路クロ
ックと同期のとれている第２図（ｃ）Ｋ示す如きクロッ
クにて同期がとられ、メモリ８への書込みが終った時点
で立上る第２図（・）（ｅ’）に示す如き受信制御信号
（以下ＲＴＣ８と略称する）となる。このＲＴＣ８は処
理回路系９及びアドレス選択回路７及びＦＦ４に送られ
、処理回路系９はメモリ８より読み込む必要のあるデー
タのアドレスを選択回路７に送る。この時アドレス選択
回路７はＲＴＣ８により処理回路系９よりのアドレスを
メモリ８に送るようになっておりメモリ８をアクセス可
能となっている０又ＦＦ４はＲＴＣ８により、即ち受信
データをメモリ８へ書込み終了時点で、書込んだデータ
が正常かエラーがあったかを読取って処理回路系９へ読
取結果を送信する。正常であれば処理回路系９は上記の
アドレスにてメモリ８をアクセスして、伝送路系クロッ
クより遅い自分のクロックにて、必要とするデータを銃
堆る。
読取りが終了すると第２図（ｄ）（ｄ’）に示す如＜Ｒ
ＴＣの送信を止める。これＫよＪ）ＲＴＣ８嬉２図（ｅ
）（ｅりに小す如く次の第２図（ｃ）に示すクロックに
て立下りアドレス選択回路７の出力を、アドレス及びク
ロック発生−ｌ＃５５よ妙のアドレス仙に切替え元の状
轢とする０同第２図（ｅ）（ｅつに示すＲＴＣ８のタイ
ミングは（ａ）の２回目のタイムスロット０〜ｎと重な
っているがこれは第１回目のタイムスロットＯ〜ｎ内の
受信データと同じ内容であり第１回目のタイムスロット
０〜ｎにてメモリ８に書込んでいるので差支えはない。
ＴＣの送信を止める。これＫよＪ）ＲＴＣ８嬉２図（ｅ
）（ｅりに小す如く次の第２図（ｃ）に示すクロックに
て立下りアドレス選択回路７の出力を、アドレス及びク
ロック発生−ｌ＃５５よ妙のアドレス仙に切替え元の状
轢とする０同第２図（ｅ）（ｅつに示すＲＴＣ８のタイ
ミングは（ａ）の２回目のタイムスロット０〜ｎと重な
っているがこれは第１回目のタイムスロットＯ〜ｎ内の
受信データと同じ内容であり第１回目のタイムスロット
０〜ｎにてメモリ８に書込んでいるので差支えはない。
（ｇ）＠明の効果
以上詳細に説明した如く本発明によれば処理回路系は伝
送路系と非同期に動作していても、伝送路のタイミング
にそれ程支配されることなく受信データをメモリを介し
て取り込むことが出来、従って処理回路系の設計は容易
となり又データ受信に関する負荷が軽減される効果があ
る。
送路系と非同期に動作していても、伝送路のタイミング
にそれ程支配されることなく受信データをメモリを介し
て取り込むことが出来、従って処理回路系の設計は容易
となり又データ受信に関する負荷が軽減される効果があ
る。
第１図は本発明の実施例のデータ受信方式のブロック図
、８ｇ２図は第１図の各部の波形のタイムチャートであ
る。 図中１は同期回路、２は８／Ｐ変換回路、３はエラーチ
ェック回路、４．６はＦＦ、５はアドレス及びりｐνり
発生回路、７はアドレス選択回路。 ８はメモリ、９は処理回路系、第２図（ａ）のＦは７レ
一ム同期パターン、０〜ｎは本処理系で使用するタイム
スロット、１０は他系で使用するタイムスロット部分を
示す。
、８ｇ２図は第１図の各部の波形のタイムチャートであ
る。 図中１は同期回路、２は８／Ｐ変換回路、３はエラーチ
ェック回路、４．６はＦＦ、５はアドレス及びりｐνり
発生回路、７はアドレス選択回路。 ８はメモリ、９は処理回路系、第２図（ａ）のＦは７レ
一ム同期パターン、０〜ｎは本処理系で使用するタイム
スロット、１０は他系で使用するタイムスロット部分を
示す。
Claims (1)
- −送路のデータ伝送速度とは非同期に動作している処理
回路系で、伝送路からの受信データを処理するシステム
において、所定のタイムスロット内の受信データをメモ
リに書込む場合は、直並列変換後、該受信データのタイ
ムスロットの位置にて決まっているメモリのアドレスを
発生するアドレス及びクロック発生回路の出力のアドレ
ス位置に広送略系のクロックにて番込み、この蓄込まれ
た８谷の内必要なデータを該処理回路系で読出す場合ｔ
ま、該処理回路系より受信制御信号を発し、これを該受
１ぎデータの無い時のみクロックを発する該アドレス及
びクロック発生回路のクロックに同期させ、この同期し
た選択信号により、該アドレス及びクロック発生回路の
アドレス出力と該処理−結糸よりの葭メモリよりデータ
ｔ−、４出すアドレス出力倉入力しているアドレス７４
り＜回路で、該処理回路系よりのアドレス出力を選択し
て該処理回路系のクロックにて読出す仁とを％徴とする
データ受信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013010A JPS58130651A (ja) | 1982-01-29 | 1982-01-29 | デ−タ受信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013010A JPS58130651A (ja) | 1982-01-29 | 1982-01-29 | デ−タ受信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58130651A true JPS58130651A (ja) | 1983-08-04 |
| JPS6325737B2 JPS6325737B2 (ja) | 1988-05-26 |
Family
ID=11821196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013010A Granted JPS58130651A (ja) | 1982-01-29 | 1982-01-29 | デ−タ受信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174954U (ja) * | 1984-04-25 | 1985-11-20 | クラリオン株式会社 | デ−タ処理方式 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221235U (ja) * | 1988-07-21 | 1990-02-13 | ||
| JPH02101937U (ja) * | 1989-01-31 | 1990-08-14 | ||
| JPH0354448U (ja) * | 1989-09-26 | 1991-05-27 | ||
| WO2020194668A1 (ja) * | 2019-03-28 | 2020-10-01 | 三菱電機株式会社 | 梱包装置 |
-
1982
- 1982-01-29 JP JP57013010A patent/JPS58130651A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174954U (ja) * | 1984-04-25 | 1985-11-20 | クラリオン株式会社 | デ−タ処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325737B2 (ja) | 1988-05-26 |
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