JPH05211512A

JPH05211512A - 通信システム

Info

Publication number: JPH05211512A
Application number: JP28836890A
Authority: JP
Inventors: Kenji Hara; 憲二原
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 1990-10-29
Filing date: 1990-10-29
Publication date: 1993-08-20
Anticipated expiration: 2014-11-29
Also published as: JP2985276B2

Abstract

(57)【要約】電子出願以前の出願であるので要約・選択図及び出願人の識別番号は存在しない。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は１次局と複数の２次局との間で、所定のフレームフォーマットで一定周期の通信を行う通信システムに関し、特に１次局として上位コントローラ、２次局として下位コントローラで成る FAシステムに関する。

〔従来の技術〕

HDLC等を用いた高速通信において、自局のデータを取込みながら他局のデータを取込む場合には、自局用のハードウェアと他局用のハードウェアを用意する必要があるため、従来、実用化されていない。また、今までのデータ通信はコンピューター相互間で行なわれるが主流であって、１対Ｎ方式で上位コントローラが下位コントローラをリアルタイムで制御するコントローラシステムにデータ通信を導入して構成されたＦＡシステムにおいては、下位コントローラ以下のレベルでデータ通信が実用化された例は限られている。これらの例の多くはリモートI/O等のデータ通信であるが、各２次局のデータを相互にモニタすることは必要とされていない。

一方、データ通信を用いてサーボドライブに指令を与えるサーボシステムでは、他の軸の動作に同期して自己の軸を起動させるという真に即時的な応答性（以下、リアルタイム性と記す）をもつシステムが必要となってきており、このために、すべてのサーボ機構のハードウェアを同一CPUで処理する中央集権的システムが台頭している。

このようなシステムの一例として、本出願人の出願に係る特開昭59-200309号公報に記載された分散形数値制御システムがある。このシステムにおいては、１次局（上位コントローラ）である軸群管理部が、HDLCに従う伝送によって２次局（下位コントローラ）であるそれぞれの数値制御装置に移動データを転送する。この移動データの転送の際、各数値制御装置は、転送されるフレームのうち、アドレス部の内容が自局のアドレスと一致するフレームのテキスト（移動データ）のみを自局内に設けられたバッファレジスタに取込み、他局のアドレスをもつフレームは、これを無視する。次に、共通フレームが転送されると、各数値制御装置は、共通フレームのコマンドをそれぞれの速度指令器に書込み、速度指令器を一斉に起動してそれぞれの移動データを実行する。

このように、各数値制御装置が速度指令器を起動するタイミングが同期するので、複数の数値制御装置によって行われる並行動作が同期される。

〔発明が解決しようとする課題〕

前記の分散形数値制御システムにおいては、データを一々上位コントローラに上げ、その後、該データを必要とする数値制御装置に分配しなければならないので、FAシステムのデータ通信を高速化するという観点から考えると問題があるばかりでなく、各数値制御装置によって制御されるそれぞれの軸の動作の同期化は、共通フレーム中のコマンドが各バッファメモリへ取込まれたタイミングのみによって行われるので、各軸の動作相互間の同期性、すなわちリアルタイム性に問題がある。

本発明の目的は前記の問題点を解決し、データ通信が高速化され、かつ、２次局によって行われる並行処理のリアルタイム性が保証される通信システムを提供することにある。

〔課題を解決するための手段〕

本発明の第１の通信システムは、１次局から２次局へのコマンドの送信と当該２次局から１次局へのレンポンスの返送とが、HDLC 伝送プロトコルに従って、２次局毎に順次行われる、１対Ｎマルチドロップ方式の通信システムであって、各２次局に設置され、１次局から通信路上に出力された各２次局宛コマンドのデータ、および各２次局から通信路上に出力されたレスポンスのデータが各２次局毎に、かつ、コマンド、レスポンスの別毎に書込まれるメモリと、各々の２次局に設置され、２次局がグローバルフレームを受信する毎に１次局の送信タイミングに同期化され、０挿入による最大のフレーム長として定められた長さのフレームを最長フレームと定義するとき、最長フレームの送信時間に等しい時間毎に、前記メモリの上位アドレスが順次に生成し、通信路上にフラグシーケンスが検出される毎に、該メモリの上位アドレス部に出力するタイマカウンタ手段と、通信路上にコマンドフレームまたは他の２次局のレスポンスフレームのフラグシーケンスが検出される毎に、そのフレームのデータのバイト数を計数し、その計数出力を、現在、メモリに入力されている上位アドレスに属する下位アドレス部に順次に出力する下位アドレス発生手段を有し、通信路上のコマンドフレームまたは他の２次局のレスポンスフレームのデータの、メモリへの直接書込み制御をするDMA制御手段を有し、１次局は、前記最長フレームの送信時間の２倍の時間間隔で順次に各２次局へコマンドを送信する。

本発明の第２の通信システムのタイマカウンタ手段は、グローバルアドレスの検出に同期して起動され、当該グローバルフレームが最良フレームであると仮定したとき、その最長フレームの受信が完了すべきときタイムアウト信号を出力するように設定される内部タイマと、グローバルデータの誤り検出結果を示すフレームチェック信号をラッチしてグローバルフレーム受信完了信号を生成し、グローバルフレーム受信完了信号と前記タイムアウト信号との論理積を同期化信号として出力する同期化手段を有し、該タイマカウンタ手段は、同期化信号によって１次局の送信タイミングに同期化される。

本発明の第３の通信システムにおいては、同期化信号を２次局のCPUの割込信号とする。

〔作用〕

本発明の第１の通信システムは、各々の２次局が、通信路上に出力されたすべての２次局宛のコマンドデータのみならず、すべての他の２次局からのレスポンスデータをリアルタイムで、モニタするための装置を備えている。

タイマカウンタ手段は、１次局がコマンドを送信するタイミングに同期して、０挿入による最大のフレーム長として定められた長さのフレーム（以下、最長フレームと記す）の送信時間（以下、最長フレーム送信時間と記す）T_o毎に上位アドレスを生成する。

一方、１次局は、最長フレーム送信時間T_oの２倍の時間間隔（以下、基本送信周期と記す）2T_o で、各２次局に対し順次にコマンドを出力する。

したがって、１基本送信周期に２つの上位アドレスが生成される。

１次局が第ｍ番目の２次局（以下、第ｍ局と記す）にコマンドを送信すると、第ｍ局は１次局に対し、折返しレスポンスを返送する。もし、コマンドおよびレスポンスが最長レフームである場合には、当該基本送信周期に第ｍ局のアドレスをもつコマンドとレスポンスとが順次に通信路上に出力されることになる。その結果、当該基本送信周期においてコマンドまたはレスポンスが通信路上に出力される期間は、２つの上位アドレスがそれぞれ生成される期間と一致する。したがって、通信路上に出力されるコマンドまたはレスポンスを記憶するメモリの上位アドレスを、当該コマンドまたはレスポンスと同じ期間にタイマカウンタ手段が生成した上位アドレスによって指定することにより、コマンドまたはレスポンスの送信と、メモリの上位アドレスの指定を同時に並行して行うことができる。そのために、各２次局は、通信路上のフレームのフラグシーケンスが検出される毎に、その検出タイミングで自局のタイマカウンタ手段が生成した上位アドレスをサンプリングしてメモリの上位アドレス部に与える。

メモリの下位アドレスは次のようにして与えられる。

通信路上のフラグシーケンスが検出され、さらに引続いてそのフレームのアドレス部および制御部の２バイトの受信が終了すると、下位アドレス発生手段は、当該フレームの情報部のデータのバイト数を計数し、その計数出力を、現在、メモリに与えられている上位アドレスに属する下位アドレス部に印加する。ここでいうデータとは、ゼロリムーブされたデータである。したがって、DMA 制御部は、情報部が通信路上に出力されるのと同時に、上位アドレスによって指定されたメモリ領域内に各番地に順次に１バイトづつのデータを書込むことができる。

このように、通信路上にフレームが出力されるのと並行して上位アドレスをメモリに与え、該フレームの情報部の受信と同時にリアルタイムでデータを下位アドレスに格納することにより、通信路上のデータを２次局アドレス毎に、コマンド、レスポンスの別（以下、フレームの種別と記す）毎に直接メモリアセクスによってリアルタイムにモニタすることができる。

また、本発明の通信システムは、コマンドまたはレスポンスが最長フレームで無い場合においても、ある基本送信周期のレスポンスの送信が終了した時刻と次の基本送信周期のコマンドの送信が開始される時刻との間に、いくらかのアイドル時間が存在すること以外は、同様に作用する。

本発明の第２の通信システムは、タイマカウンタ手段が、１次局の送信タイミングに同期して上位アドレスを生成するための装置を備えている。

この同期化は、２次局がグローバルフレームの受信を完了したタイミング毎に行われる。しかし、実際に受信されるグローバルフレームの長さは０挿入のために一定でないので、グローバルフレームが最長フレームであると仮定し、この仮定された長さのグローバルフレーム（以下、このグローバルフレームを最長グローバルフレームと記す）の受信が完了するタイミングでタイマカウンタ手段を起動して同期化を行う。

この同期化が行われる前提として、(1)通信路上のフレームがグローバルフレームであり、(2) 該フレームが誤りなく受信されることが必要である。しかし、グローバルフレームの誤りの有無を示すフレームチェック信号が出力されるタイミングは、タイムアウト信号が出力されるタイミング以前であるので、フレームチェック信号をラッチしてグローバルフレーム受信完了信号を生成し、そのグローバルフレーム受信完了信号とタイムアウト信号との論理積によってタイマカウンタ手段を同期化する。

内部タイマは、通信路上にグローバルアドレス FF_Hが検出されたときにのみ起動される。

このようにして前記(1)，(2)の要件が満足される。

本発明の第３の通信システムは、通信路のモニタが、前記同期化信号を割込み信号として割込みによって行われることを開示したものである。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は１対Ｎマルチドロップ方式の通信システムのブロック図、第２図は本発明のタイマカウンタの構成図、第３図は第１図の各２次局に設置されているメモリのアドレスマップを示す図、第４図は受信シーケンス時間T_SEQおよびセット時間 T_SETの説明図、第５図は第２図の同期化回路の動作を説明するタイミングチャートである。

本実施例の通信システムは１対15マルチドロップ方式で、１次局１と15個の各々の２次局2₀， 2₁，…，2₁₄との間のデータ通信をHDLCに従って行ない、通信路には、第４図に示されている周知のフレームフォーマットで信号が出力される。本実施例では情報部は16バイトである。

各々の２次局2₀，2₁，…，2₁₄は、メモリ（第３図参照），DMA制御部（図示せず）を備え、 DMA制御部はタイマカウンタ（第２図参照）と下位アドレス生成手段（図示せず）を含んでいる。

メモリは、そのアドレスマップが第３図に示されている構造をもち、上位アドレスの0_H〜1D_Hは２次局のアドレスと通信路上のフレームの種別との両者に対応する。すなわち、偶数アドレス｛２ｍ，ｍ＝０，１，２，…，１４｝＝０，２，…，１
Ａ_Ｈ，１Ｃ_Ｈは２次局アドレスｍによって指定される２次局（第ｍ局）へ１次局から送信されるコマンドの格納領域を示し、奇数アドレス{2m+1,m=0,1,2, …，１４｝＝１，３，…，１Ｂ_Ｈ，１Ｄ_Ｈはそれぞれ２
次局アドレスｍによって指定される他の２次局から通信路上に出力されたレスポンスの格納領域を示す。

また、上位アドレス1E_Hはグローバルデータの格納領域を示し、上位アドレス1F_Hは空領域である。下位アドレスは0_HからF_Hまでの番地で示され、各番地には１バイトのデータが格納される。第３図のブロック中に記された０〜14は10進数で表わした２次局アドレスｍで、R_Xはコマンド、T_Xはレスポンスを表わす。また、FFはグローバルフレームを表わし、NONは空領域を表わす。

第３図で上位アドレス5_HにNONと記されているので、2T_Xすなわち２次局２からレスポンスは返送されない（第６図参照）。奇数の上位アドレス 1F_Hはグローバルフレームに対するレスポンス領域であるので、空領域になるのは当然である。

DMA制御部は、前記したようなタイマカウンタと下位アドレス発生器を備えている。

タイマカウンタは、第２図に示されているように、カスケード接続された３個の２進４ビットカウンタ3,4,5、ラッチ回路６、および同期化回路７および内部タイマ10によって構成されている。下位カウンタ３のプリセットデータは0_Hで、カスケードに接続された２つの上位カウンタ4,5 （以下、上位カウンタ45と記す）のプリセットデータはFF_Hである。上位カウンタ45のカウント出力の下位５ビットはラッチ回路（D-フリップフロップ）６のデータ入力端子に接続されている。

ラッチ回路６のクロック入力端子CKには、HDLCフレームの先頭のフラグシーケンスを検出したことを示すフレーム同期信号ｆが入力される。その結果、３個のカウンタ3,4,5のカスケード接続（以下、カウンタ345と記す。）のアップカウント入力端子UPに16発のパルスが入力する毎に上位カウンタ45の出力は１だけ増加する。上位カウンタ45の出力の下位５ビットのフルカウントは 1F_H=31である。したがって、ラッチ回路６は、初期値31から出発して０，１，２，…，３０を、フレーム同期信号ｆの入力毎にラッチする。本実施例では、下位カウンタ３のアップカウント入力端子UP に入力されるパルスの周波数は256KH_Zであるので、上位カウンタ45の出力は、２５６÷１６＝１６ (KH_Z)の周波数で歩進する。ラッチ回路６の出力は、メモリの上位アドレス部に接続されている。

同期化回路７はJ-K-FF（J-Kフリップフロップ）８とナンド回路９から成っている。J-K-FFのＪ入力端子にはグローバルデータのCRC演算結果を示すフレームチェック信号GL₁が入力され、Ｋ入力端子（負論理）には、ナンド回路９の出力が入力される。ナンド回路９の２つの入力端子には、J-K-FFのＱ出力であるグローバルフレーム受信完了信号GL₂とタイムアウト信号T_OUTが入力される。内部タイマ10は、グローバルアドレスの検出に同期して起動され、所定時間が経過するとタイムアウト信号T_OUTを出力する。以下、この所定時間をセット時間T_SETと記し、グローバルアドレスの検出を示す信号をグローバルアドレス検出信号F_Aと記す。ナンド回路９の出力はカウンタ3, 4,5のロード端子に入力される。以下、この信号を同期化信号S_YNCと記す。

セット時間T_SETは次のように定められる。

第４図に示されているように、HDLCフレームフォーマットは、先頭および最後のフラグシーケンスＦ，アドレス部Ａ，制御部Ｃ各１バイト、 CRCコードFCS２バイトと情報部Ｉから成っている。本実施例では、情報部Ｉは16バイトである。

したがって１フレームは22バイトである。また、アドレス部ＡからCRCコードFCSまでの長さは20 バイトであるので、先頭のフラグシーケンス検出時刻t₁からCRCコードFCSの受信終了時刻t₃までの時間（以下、受信シーケンス時間と記す）T_SEQ は、１ビットの長さを0.25μｓとすると、０挿入がない場合には、 T_SEQ1＝20×８×0.25μｓ＝40μｓ (1) になる。通常、０挿入による最大の受信シーケンス時間T_SEQ2は、０挿入がない場合の約1.2倍程度である。したがって、本実施例では、最大の受信シーケンス時間は T_SEQ2＝1.2×20×８×0.25μｓ＝48μｓ (2) にとられている。その結果、最長フレームの長さ T_oは52μｓであり、最長フレームのフラグシーケンス検出時刻t₁から、当該最長フレームの受信終了時刻t₄までの時間は50μｓである。また、アドレス検出時刻t₂から最長フレームの受信終了時刻 t₄までの時間は48μｓである。したがって、本実施例のセット時間T_SETは、０挿入のビット数に関係なく48μｓに設定されている。

同期化回路７は次のように動作する。

タイムアウト信号T_OUTが不活性のときには、同期化信号S_YNCは不活性であり、したがってJ-K- FF8のＫ入力は不活性である。このとき、Ｊ入力、すなわちフレームチェック信号GL₁が"1"になると、クロック信号の最初の立上りで、このＪ入力はラッチされ（第５図参照）、グローバルフレーム受信完了信号GL₂が"1"になる。次に、グローバルアドレスが検出された時刻t₂後、セット時間T_SETが経過したときにタイムアウト信号が "1"になると、ナンド回路９の出力は活性になり、したがって、グローバルフレーム受信完了信号GL₂は、次のクロックの立上りで反転する。その結果、同期化信号S_YNCは再び不活性になる。

このようにして、同期化信号S_YNCは、フレームチェック信号GL₁が活性にされたという条件のもとで、すなわち、フレームチェック信号がラッチされているとき、タイムアウト信号T_OUTに同期して１クロックの期間、活性になり、カウンタ3, 4,5をそれぞれ0_H,F_H,F_Hにプリセットする。

その結果、上位カウンタ45の下位５ビットはグローバルアドレスの検出後、T_SET＝48μｓが経過したときに1F_Hにプリセットされ、上位アドレスの計数が開始される。

次に本実施例の動作を説明する。

第６図は本実施例の通信システムの動作を示すタイムチャートである。

各２次局は絶えず通信路をモニタし、通信路上に出力されたフレームのアドレス部がFF_Hである場合には、グローバルアドレス検出信号F_Aを生成して内部タイマを起動する。CRC演算結果が０の場合には、各２次局はそれぞれの同期化回路７にフレームチェック信号GL₁を出力する。その結果、同期化回路７は、グローバルアドレスFF_Hが検出された時刻から48μｓ後、すなわち、グローバルフレームの受信開始からT_o=52μｓ後に同期化信号S_YNCを出力して上位カウンタ45を1F_Hにプリセットすると共に、自局のCPUに対し割込み要求をする。各２次局のCPUは割込み処理として、通信路の信号のメモリへの書込み制御をDMA制御部に渡し、レスポンス送信時にはメモリから通信路上にデータを読出す。一方、タイマカウンタにおいて、カウンタ345のアップカウント入力の周波数は256KH_Zであるので上位カウンタ45の出力は62.5μｓ毎に歩進し、上位アドレス31,0,1, …が生成される。

１次局は基本送信周期2T_o=125μｓ毎に、各２次局に対し、順次にコマンド0R_X,1R_X,2R_X,… 15R_Xを送信し、各２次局は、それぞれのCPUの制御により、メモリから通信路上にレスポンスを読出す。通信路上にフラグシーケンスが検出されると、その検出タイミングで上位アドレスカウンタ45の出力がサンプリングされ、メモリの上位アドレス部に与えられる。一方、フラグシーケンスが検出されると、下位アドレス発生器は当該フレームの受信データ（０リムーブされたデータ）のバイト数を計数し、その計数出力をメモリの、現在、タイマカウンタから出力されている上位アドレスに属する下位アドレス部に与える。DMA制御部は、通信路上のデータを該当する下位アドレスに書込む。

DMA制御部がすべての２次局についてフレームの種別毎に通信路上のデータの書込みを終了すると、CPUは主プログラムに復帰し、書込まれたデータに基づいて主プログラムを実行する。

〔発明の効果〕

以上説明したように本発明は次の効果を有する。

(1) １次局は各２次局へ基本送信周期毎に、順次にコマンドを送信し、各２次局のタイマカウンタは基本送信周期に同期して該周期の1/2の時間間隔毎に上位アドレスを生成することにより、各２次局が、通信路上のコマンドおよびレスポンスを受信する期間と上位アドレスを生成する期間とをほぼ一致させることができ、それによって、１次局からすべての２次局へ送信されるコマンド、および自局以外のすべての２次局から１次局へ送信されるレスポンスを２次局のアドレス毎に、かつ、フレームの種別毎にモニタすることができる。その結果、各２次局は必要とする他の２次局のデータを一々、１次局から供給されなくてもそれを保持することができるので、２次局が協動して行う並行処理のリアルタイム性が保証される。

さらに、データの書込を直接メモリアクセスによって行うので、モニタ処理の高速化が保証される。

(2) グローバルフレームが誤りなく受信されたことを条件として最長グローバルフレームの受信終了タイミングに同期してタイマカウンタを起動することにより、グローバルフレームの０挿入ビット数に無関係に、各２次局の上位アドレスの生成タイミングを１次局の送信タイミングに同期させることができる。

(3) 同期化信号を２次局のCPUの割込信号として用いることにより、通信路上のデータのモニタを割込処理によって実行し、モニタが終了すると主プログラムに復帰して、モニタされたデータに基づいて主プログラムを実行することができる。

【図面の簡単な説明】

第１図は１対Ｎマルチドロップ方式の通信システムのブロック図、第２図は本発明のタイマカウンタの構成図、第３図は第１図の各２次局に設置されているメモリのアドレスマップを示す図、第４図は受信シーケンス時間T_SEQ、およびセット時間T_SETの説明図、第５図は第２図の同期化回路７の動作を説明するタイミングチャート、第６図は本発明の通信システムの一実施例の動作を示すタイムチャートである。１…１次局、 2₀,2₁,2₂,2_N-1…２次局、 3,4,5…カウンタ、６…ラッチ回路、７…同期化回路、８…J-K-FF、９…ナンド回路、 10…内部タイマ、ｆ…フレーム同期信号、 S_YNC…同期化信号、 GL₁…フレームチェック信号、 GL₂…グローバルフレーム受信完了信号、 T_OUT…タイムアウト信号、 R_X…コマンド、 T_X…レスポンス、 T_SET…セット時間、 T_SEQ…受信シーケンス時間、 T_o…最長フレーム送信時間、 F_A…グローバルアドレス検出信号。

Claims

【特許請求の範囲】

【請求項１】１次局から２次局へのコマンドの送信と
当該２次局から１次局へのレスポンスの返送とが、 HDLC伝送プロトコルに従って、２次局毎に順次に行われる、１対Ｎマルチドロツプ方式の通信システムにおいて、各２次局に設置され、１次局から通信路上に出力された各２次局宛コマンドのデータ、および各２次局から通信路上に出力されたレスポンスのデータが各２次局毎に、かつ、コマンド、レスポンスの別毎に書込まれるメモリと、各々の２次局に設置され、２次局がグローバルフレームを受信する毎に１次局の送信タイミングに同期化され、０挿入による最大のフレーム長として定められた長さのフレームを最長フレームと定義するとき、最長フレームの送信時間に等しい時間毎に、前記メモリの上位アドレスを順次に生成し、通信路上にフラグシーケンスが検出される毎に、該メモリの上位アドレス部に出力するタイマカウンタ手段と、通信路上にコマンドフレームまたは他の２次局のレスポンスフレームのフラグシーケンスが検出される毎に、そのフレームのデータのバイト数を計数し、その計数出力を、現在、メモリに入力されている上位アドレスに属する下位アドレス部に順次に出力する下位アドレス発生手段を有し、通信路上のコマンドフレームまたは他の２次局のレスポンスフレームのデータの、メモリへの直接書込み制御をするDMA制御手段を有し、１次局は、前記最長フレームの送信時間の２倍の時間間隔で順次に各２次局へコマンドを送信することを特徴とする通信システム。
【請求項２】タイマカウンタ手段は、グローバルアドレスの検出に同期して起動され、当該グローバルフレームが最長フレームであると仮定したとき、その最長フレームの受信が完了すべきときタイムアウト信号を出力するように設定される内部タイマと、グローバルデータの誤り検出結果を示すフレームチェック信号をラッチしてグローバルフレーム受信完了信号を生成し、グローバルフレーム受信完了信号と前記タイムアウト信号との論理積を同期化信号として出力する同期化手段を有し、該タイマカウンタ手段は、同期化信号によって１次局の送信タイミングに同期化される請求項１に記載の通信システム。
【請求項３】同期化信号を２次局のCPUの割込信号と
する請求項２に記載の通信システム。