JPS63234304A

JPS63234304A - マルチｐｃシステムにおけるデ−タリンク方式

Info

Publication number: JPS63234304A
Application number: JP6826887A
Authority: JP
Inventors: Kazuyoshi Nakajima; 一義中島
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1987-03-23
Filing date: 1987-03-23
Publication date: 1988-09-29
Anticipated expiration: 2011-01-17
Also published as: JPH083728B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の分野）この発明は、マルチＰＣシステムにおけるデータリンク
方式の改良に関する。

（発明の概要）この発明では、１台のプログラマブル・コントローラ（
以下、ＰＣという）親機と１もしくは２台以上のＰＣ子
機とを伝送回線を介して互いに接続してなるマルチＰＣ
システムにおいて、前記ＰＣ親機では、毎伝送サイクル
の開始に先立ち、各ＰＣ子機に対して送信順番テーブル
を同時一斉に送信し、前記ＰＣ子機のそれぞれでは、Ｐ
Ｃ親機から受信した送信順番テーブルと予め設定された
ＰＣ１台当たりの送信割当時間とに基づいて、送信順番
テーブル受信時を基準とした自機の送信開始時を求め、
該送信開始時が到来するのを待って、当該ＰＣのメモリ
内自機エリアのデータを他機へと同時一斉に送信する一
方、他機のデータ送信時には当該他機のデータを受信し
てメモリ内当該他機エリアへ書込むようにしたもので、
これにより伝送回線の占有率軽減を図ったものである。

（従来技術とその問題点）例えば自動車生産ライン等のように、広い敷地内に多数
の生産機械を配置し、これらを有機的に関連づけて運転
するようにした生産ラインにおいては、１台のＰＣ親機
と１もしくは２台以上のＰＣ子機とを伝送回線を介して
互いに接続してなるマルチＰＣシステムが採用されてい
る。

従来、この種のマルチＰＣシステムにおいては、予め定
められた順番に従って、ＰＣ親機から子機に対しポーリ
ングをかけ、当該子機が保有するデータをブロードキャ
スティング方式により他のＰＣへ送信させ、その終了を
待って次のＰＣ子機にポーリングをかけ、以上を繰り返
すことによって、各ＰＣデータが互いにリンクされるよ
うにしている。

しかしながら、このような従来のマルチＰＣシステムに
おけるデータリンク方式にあっては、各子機に対するポ
ーリングと、当該子機からのブロードキャスティングと
が交互に頻繁に繰り返される結果、伝送回線の占有率が
高く、従って伝送回線としては専用通信回線を使用せね
ばならず、パソコン等が接続されるいわゆる汎用トーク
ンリンク方式のＬＡＮには適用できない等の問題点があ
った。

（発明の目的）この発期の目的は、この種のマルチＰＣシステムにおけ
るデータリンク方式において、伝送回線の占有率を軽減
し、例えば汎用トークンリング方式のＬＡＮの使用を可
能とすることにある。

（発明の構成と効果）この発明は上記の目的を達成するために、１台のＰＣ親
機と１もしくは２台以上のＰＣ子機とを伝送回線を介し
て互いに接続してなるマルチＰＣシステムにおいて、前記ＰＣＩＷ機では、毎伝送サイクルの開始に先立ち、
各ＰＣ子機に対して送信順番テーブルを同時一斉に送信
し、前記ＰＣ子機のそれぞれでは、ＰＣｙｍ機から受信した
送信順番テーブルと予め設定されたＰＣ１台当たりの送
信割当時間とに基づいて、送信順番テーブル受信時を基
準とした自機送信開始時を求め、該送信開始時が到来す
るのを待って、当該ＰＣのメモリ内自機エリアのデータ
を他機へと同時一斉に送信する一方、他機のデータ送信
時には当該他機のデータを受信してメモリ内当該他機エ
リアへ書込むことを特徴とする。

このような構成によれば、送信順番テーブルに基づいて
各ＰＣ子機は自分の送信時期を認識することができるか
ら、従来方式のようなＰ（Ｊ機からのポーリングが不要
となり、またＰＣ１台当たりの送信割当時間を適当に設
定すれば、伝送回線の占有率を軽減することができ、従
って伝送回線として汎用トークンリング方式のＬＡＮを
使用できるようになる。

（実施例の説明）第１図は本発明が適用されるマルチＰＣシステムの構成
を示す模式図であり、同図に示されるようにこのシステ
ムは、１台のＰＣ親１１１ａと１もしくは２台以上のＰ
Ｃ子機１ｂとを汎用トークンリング方式のＬＡＮ３を介
して互いに接続して構成されている。

ＰＣ親機１ａおよび各ＰＣ子１１１ｂはハードウェア的
にはほぼ同一構成となっており、第２図に示されるよう
に、１もしくは２台以上の入出カニニット１０．演ｉユ
ニット１１２通信ユニット１２とからなるビルディング
・ブロックタイプのコントローラで構成されている。

入出カニニット１０は、良く知られているように、８点
、１６点、３２点などのような単位で入力または出力が
割り付けられており、入力にはリミットスイッチ、マイ
クロスイッチ等の外部機器が接続され、出力にはリレー
、モータ、ランプ等の出力機器が接続されている。

演算ユニット１１は、ＣＰＵ１１１．プログラム’）−
／Ｌ／１１２．　システムＲＯＭ　１１３．内部ＲＡＭ
１１４および共有ＲＡＭＩ　１５を備えている。

ＣＰＵ１１１はマイクロプロセッサを主体として構成さ
れており、システムＲＯＭ１１３に記憶されたシステム
プログラムを実行することによって、プログラマブル・
コントローラとしての各種の機能を実現するようになさ
れている。

プログラムツール１１２は、表示器、キーボード等を備
えており、ＣＰＵ１１１に対して各種の指令操作などを
行えるようになされている。

内部ＲＡＭ１１４は、プログラムエリア、入出カニリア
、データエリア等を備えており、プログラムエリアには
ユーザが任意に作成したシーケンスプログラム等が格納
され、入出カニリアには入出カニニット１０に対応した
入出力データが記憶可能になされており、データエリア
には外部へ出力させるべき表示データ等の各種データが
記憶可能になされている。

共有ＲＡＭ１１５は、演算ユニット１１のＣＰＵ１１１
と、後述する通信ユニット１２のＣＰＵ１２１との双方
からアクセス可能になされており、この共有ＲＡＭ１１
５には伯のＰＣとの間でリンクさせるべきデータが記憶
可能になされている。

通信ユニット１２は、ＣＰＵ１２１．タイマモジュール
１２２０通信インターフェース１２３゜システムＲＯＭ
１２４および内部ＲＡＭ１２５を備えている。

ＣＰＵ１２１は演算ユニット１１のＣＰＵ１１１と同様
マイクロプロセッサを主体として構成されており、シス
テムＲＯＭ１２４に格納されたシステムプログラムを実
行することによって、通信ユニット１２に必要な各種の
機能を実現するよ°うになされている。

タイマモジュール１２２は、本発明で関連する送信時間
などを計測するもので、各タイムアツプのたびにＣＰＵ
１１に対して該当する割込みがかけられるようになされ
ている。

通信インターフェース１２３は、いわゆるシリアル／パ
ラレル変換機能を備えたもので、ＬＡＮ３を介して他の
ＰＣとデータ送受が可能になされている。

内部ＲＡＭ１２５は、通信インターフェース１２３を介
して送受すべきデータの一時記憶エリア等として利用さ
れる。

第３図は演算ユニット１１のシステムＲＯＭ１１３に格
納されたシステムプログラムの構成を概略的に示すゼネ
ラルフローチャートであり、以下このフローチャートに
従って演算ユニット１１の動作を説明する。

電源投入などによりプログラムがスタートすると、各種
フラグ、レジスタ類の初期設定が行なわれる他、当該Ｐ
Ｃの機番の認識が行なわれる（ステップ３０１）。

すなわち、各ＰＣには図示しないＤＩＰスイッチ等が備
えられ、その操作によって、ＰＣＮＯ，を自由に設定で
きるようになされている。

イニシャル処理が終了すると、続くシステムサービス処
理では、良く知られているようにプログラミング処理、
モニタ処理などを実行する他、特に本発明では、親機の
場合、通信ユニット１２の内部ＲＡＭ１２５内に、第１
０図に示されるようなエリアテーブルＡ１および第１１
図に示されるような送信順番テーブルＡ２を設定登録す
る。

この登録には、２通りの方法があり、第１の方法では、
プログラムツール１１２から入力されたキーデータを、
演算ユニット１１の共有ＲＡＭ１１５内に書込んでおき
、通信時間帯の到来とともに、通信ユニット１２のＣＰ
Ｕ１２１によってこれを読出し、内部ＲＡＭ１２５へと
登録させる。

第２の方法としては、第１図に示されるパソコン２から
テーブルＡ１．Ａ２を送信するとともに、これを親機１
ａで受信させ、内部ＲＡＭ１２５へと登録させる。

第１０図に示されるように、エリアテーブルＡ１内には
、ＰＣＮＯ，、開始エリア、データ長を１組として、こ
れがＰＣ接続台数分だけ記憶されており、その他特に親
機のエリアテーブルＡ１内には、ＰＣ接続台数に相当す
るリンクＰＣ数が記憶されている。

前述したように、エリアテーブルＡ１の内容は、プログ
ラムツール１１２からまたはパソコン２からの設定によ
って自由に登録することができ、従って第１２図に示さ
れるように、内部ＲＡＭ１２５内のデータ送受エリアを
、各ＰＣ（１）〜ＰＣ（４）毎に自由な大きざに割当る
ことができる。

ここで、従来のＰＣにおいては、このエリアは各ＰＣに
等分割されており、従ってデータ転送に際し、不必要な
エリアを無駄に送受するという欠点があったが、本発明
実施例ではこのような欠点はエリアテーブルＡ１を設け
たことによって解消されている。

また、このシステムサービス処理（ステップ３０２）で
は、所定の時間帯が到来するたびに、内部ＲＡＭ１１４
の所定エリアから読み出したデータを共有ＲＡＭ１１５
へと書込んだ後、通信ユニット１２に対しシステムバス
を解放し、他方その間に通信ユニット１２のＣＰＵ１２
１では、共有ＲＡＭ１１５から該当データを読出し、こ
れを内部ＲＡＭ１２５へと転送記憶させる制御を行なっ
ている。

なお、このような共有ＲＡＭ１１５を用いた演算ユニッ
ト１１２通信ユニット１２間のデータ転送は既に公知で
あるから詳細な説明は省略する。

また、第１１図に示されるように、送信順番テーブルＡ
２は、各ＰＣＮＯ，とその送信順番とを１組として、こ
れをＰＣ接続台数分だけ備えたもので、後）ホする如く
この送信順番テーブルＡ２は、伝送サイクルの開始に当
たって、ＰＣ親ｔｆｆｌｌａから各ＰＣ子機１ｂへと同
時一斉に送信され、以後各ＰＣ子＠１ｂではこの送信順
番テーブルＡ２に従って、自機の送信開始のタイミング
を認識するようになされている。

このようにしてシステムサービス処理が終了すると（ス
テップ３０２）、入力更新処理が行なわれ、入出カニニ
ット１０から読込まれた入力データは、内部ＲＡＭ１１
４内の入出カニリアの該当入カニリアへと書込まれる（
ステップ３０３）。

その後、プログラムツール１１２において所定のＲＬＩ
Ｎ操作が行なわれるまでの間（ステップ３０４否定）、
ＣＰＬＪｌｌｌでは入出カニニット１０を構成する仝出
ツノを繰り返しＯＦＦ状態にセットする（ステップ３０
５）。

一方、この間にプログラムツール１１２におけるＲＵＮ
操作が確認されるとくステップ３０４１定）、命令実行
が開始される。

この命令実行では、まず内部ＲＡＭ１１４のプログラム
エリアから、プログラムカウンタに従って各命令語を順
次読出すとともに、これがＬＤ。

ＡＮＤ、ＯＲ等のどの命令語に該当するかを解読し、解
読結果に応じ公知の論理演算などを行い、その演算結果
で最終的に内部ＲＡＭ１１４の入出カニリアの出力デー
タの書替を行なう（ステップ３０６）。

その後、内部ＲＡＭ１１４のプログラムエリアからＥＮ
Ｄ命令が読み出されると（ステップ３０７肯定）、命令
実行が終了して出力更新処理が行なわれ、内部ＲＡＭ１
１４の入出カニリアの出力データは入出カニニット１０
を介して外部へと送出される（ステップ３０８）。

このように、プログラムツール１１２においてＲＬＩＮ
操作が行なわれた後にあっては、システムサービス処理
（ステップ３０２＞、入力更新処理（ステップ３０３）
、命令実行処理（ステップ３０６）および出力更新処理
（ステップ３０８）を繰り返すようになされている。

そして、システムサービス処理（ステップ３０２）が実
行されるたびに、ユーザプログラム等で指定されたデー
タを、内部ＲＡＭ１１４から読出して共有ＲＡＭＩ　１
５へと占込んだ後、システムバスを通信ユニット１２へ
と明は渡し、その間に通）きユニット１２のＣＰＵ１２
１が共有ＲＡＭ１１５から該当データを読出し、これを
内部ＲＡＭ１２５へと書込み、後述する送受信処理をＣ
ＰＵ１２１が実行することによって、第１図に示される
ようにＰＣ親機１ａとＰＣ子機１ｂとの間でデータ送受
が行なわれ、いわゆるデータリンクが確立されるわけで
ある。

次に、第４図〜第６図は、ＰＣ親機１ａを構成する通信
ユニット１２のＣＰＵ１２１の制御プログラムの構成を
示すフローチャー１・、第７図〜第９図はＰＣ子＠１ｂ
を構成する通信ユニット１２の制御プログラムの構成を
示すフローチャートであり、以下これらのフローチャー
トを参照しながらＰＣ親＠１ａとＰＣ子機１ｂとの間で
行なわれるデータ送受動作を系統的に説明する。

第４図に示されるように、まずＰＣ親機１ａの通信ユニ
ット１２では、テーブル送信周期を算出する（ステップ
４０１）。

このテーブル送信周期の算出は、第１３図（ａ＞に示さ
れるように、親機から行なわれるテーブル送信時間α１
．送信余裕時間α２および各ＰＣに割当られた送信時間
ａｍｓを用いて、送信周期＝ｎｘａ＋α ｎ＝データリンクＰＣの数（ｎ≦２）ａ＝送信データ時間間隔（ａｍｓ） α＝余裕（α１＋α２）の如く決定される。

以後、演算ユニット１１のプログラムツール１１２等か
らの、データリンク通信実行許可指令を待機する（ステ
ップ４０２否定）。

この状態において、実行ＯＫが指令されると（ステップ
４０２肖定）、初回に限ってはテーブル送信要求ありと
直ちに判定して（ステップ４０３肖定）、第１１図に示
される送信順番テーブルＡ２を汎用トークンリング方式
のＬＡＮ３を介して、各ＰＣ子機１ｂに対し同時一斉に
送信する（ステップ４０４）。

送信が終了したならば、ステップ４０１で算出された送
信周期データを、タイマモジュール１２２にセットして
、タイマにスタートをかける（ステップ４０５）。

その後、子機からのデータ受信がなされると、第６図に
示される割込処理によって、子機データを受信した旨の
通知がＣＰＵ１２１になされ（ステップ６０１）、これ
を受けてＰＣ１２１の本体プログラムでは子機受信あり
を確認しくステップ４０６肯定）、子機データの受信処
理を行なう（ステップ４０７）。

この子機データ受信処理では、第１０図に示されるエリ
アテーブルＡ１を参照することによって、該当子機のデ
ータを内部ＲＡＭ１２５のどのエリアに格納すべきかを
決定し、そのエリアに受信データを第１２図に示される
ように登録する。

その後、テーブル送信周期計時用のタイマがタイムアツ
プすると、第５図に示される割込処理によって、テーブ
ル送信要求通知処理がＣＰＵ１２１に対しなされ（ステ
ップ５０１）、ＣＰＵ１２１の本体プログラムでは、テ
ーブル送信要求ありを検出して（ステップ４０３Ｎ定）
、テーブル送信（ステップ４０４）およびテーブル送信
周期タイマスタート（ステップ４０５）を繰り返すわけ
である。

一方、ＰＣ子機側では、第９図に示されるように、なん
らかのデータが受信された場合、割込処理によってテー
ブル受信を確認しくステップ９０１肯定）、その旨をＣ
ＰＵ１２１に対し割込みで知らせる（ステップ９０４）
。

すると、ＣＰＵ１２１の本体プログラムでは、第７図に
示されるように、テーブル受信を認識しくステップ７０
１肖定）、受信されたテーブルに基づいて自データ送信
時間の算出を行なう（ステップ７０２）。

この自データ送信時間韓出は、テーブル受信時点を基準
として、自機の送信順番にＰＣＩ台当たりに割当られた
送信時間ａｍｓを乗することにより、第１３図（ａ）に
示されるように決定される。

つまり、第１３図（ｂ）に示す従来例のように、その都
度親機側からポーリングをかけずとも、各子機側におい
て自機が送信を開始すべきタイミングを、自分自信で認
識することができるのである。

次いで子機のＣＰＵ１２１では、算出された自データ送
信時間をタイマモジュール１２２にセットすることによ
って、自データ送信タイマをスタートさせ（ステップ７
０３）、自データをＰＣのＲＡＭより読出す（ステップ
７０８）。

その後、タイマモジュール１２２において自データ送信
タイマのタイムアツプが行なわれると、第８図に示され
る割込みによって、自データ送信タイムアツプがＣＰＵ
１２２に対して通知され（ステップ８０１）、これに応
じて本体プログラムでは、自データ送信タイムの到来が
確認され（ステップ７０４肯定）、自データ送信処理が
行なわれ（ステップ７０５）　、送信終了に続いて自デ
ータをＰＣのＲＡＭより読出す（ステップ７０９）。

この自データ送信処理では、ＲＡＭ１２５内のエリアの
中で、第１０図に示されるテーブルで指定された自機エ
リアのデータのみについて、これを通信インターフェー
ス１２３を介してＬＡＮ３に送信する。

他方、以上の自データ送信タイミング待機中に、他のＰ
Ｃからのデータの受信が行なわれると（ステップ９０２
肖定）、第９図に示される割込みによって、他データ受
信通知処理が行なわれ（ステップ９０３）、ＣＰＵ１２
１では本体プログラムにおいてこれを確認することによ
り（ステップ７０６肯定）、当該他のＰＣから送られて
くるデータを、内部ＲＡＭ１２５内の第１０図に示され
るテーブルで指定されるエリアへと書込む（ステップ７
０７）。

以上の処理を繰り返すことによって、第１３図（ａ）に
示されるように、順次各ＰＣ子機（１）。

（２）・・・からデータ送信を行なわせることによって
、複数のＰＣ間におけるデータリンクが可能となるので
ある。

そして、このデータリンク方式によれず、第１３図（ｂ
）に示される従来例のように、ポーリングとデータ送信
とが交互に頻繁に繰り返されることによってデータ回線
の占有率を高めることもなく、従ってデータ回線として
は専用回線のみならず、第１図に示されるような汎用ト
ークンリング方式のＬＡＮ３によることも可能となり、
ＰＣとパソコンとを同一レベルで接続し、より高度な制
御を行なうことが可能となる。

【図面の簡単な説明】

第１図は本発明が適用されるマルチＰＣシステムを示す
図、第２図はＰＣの電気的なハードウェア構成を示すブ
ロック図、第３図は演算ユニットの制御プログラムの構
成を示すゼネラルフローチャート、第４図〜第６図は１
２機を構成する通信ユニット１２の制御プログラムの構
成を示すフローチャート、第７図〜第９図はＰＣ子機を
構成する通信ユニットの制御プログラムの構成を示すフ
ローチャート、第１０図はエリアテーブルのメモリマツ
プ、第１１図は送信順番テーブルのメモリマツプ、第１
２図はデータリンクにおけるデータエリアの流れを示す
メモリマツプ、第１３図は本発明と従来例とで回線情況
の相異を示すタイムチャートである。１ａ・・・ＰＣ親機１ｂ・・・ＰＣ子機２・・・パソコン３・・・汎用トークンリング方式のＬＡＮ１０・・・入
出カニニット１１・・・演算ユニツｉ・１２・・・通信ユニット１１５・・・共有ＲＡＭ１２５・・・内部ＲＡＭ第３図第５図　　　　　　第６図

Claims

【特許請求の範囲】

（１）１台のＰＣ親機と１もしくは２台以上のＰＣ子機
とを伝送回線を介して互いに接続してなるマルチＰＣシ
ステムにおいて、前記ＰＣ親機では、毎伝送サイクルの開始に先立ち、各
ＰＣ子機に対して送信順番テーブルを同時一斉に送信し
、前記ＰＣ子機のそれぞれでは、ＰＣ親機から受信した送
信順番テーブルと予め設定されたＰＣ１台当たりの送信
割当時間とに基づいて、送信順番テーブル受信時を基準
とした自機送信開始時を求め、該送信開始時が到来する
のを待って、当該ＰＣのメモリ内自機エリアのデータを
他機へと同時一斉に送信する一方、他機のデータ送信時
には当該他機のデータを受信してメモリ内当該他機エリ
アへ書込むこと、を特徴とするマルチＰＣシステムにおけるデータリンク
方式。
（２）前記各ＰＣのメモリ内自機、他機エリアの認識は
、各ＰＣ内に備えられた書替可能なエリアテーブルに基
づいて行なわれることを特徴とする特許請求の範囲第１
項に記載のマルチＰＣシステムにおけるデータリンク方
式。