JPH083728B2 - マルチｐｃシステムにおけるデ−タリンク方式 - Google Patents

Description

【発明の詳細な説明】 《発明の分野》 この発明は、マルチPCシステムにおけるデータリンク
方式の改良に関する。

《発明の概要》 この発明では、１台のプログラマブル・コントローラ
（以下、PCという）親機と１もしくは２台以上のPC子機
とを伝送回線を介して互いに接続してなるマルチPCシス
テムにおいて、前記PC親機では、毎伝送サイクルの開始
に先立ち、各PC子機に対して送信順番テーブルを同時一
斉に送信し、前記PC子機のそれぞれでは、PC親機から受
信した送信順番テーブルと予め設定されたPC1台当たり
の送信割当時間とに基づいて、送信順番テーブル受信時
を基準とした自機の送信開始時を求め、該送信開始時が
到来するのを待って、当該PCのメモリ内自機エリアのデ
ータを他機へと同時一斉に送信する一方、他機のデータ
送信時には当該他機のデータを受信してメモリ内当該他
機エリアへ書込むようにしたもので、これにより伝送回
線の占有率軽減を図ったものである。

《従来技術とその問題点》 例えば自動車生産ライン等のように、広い敷地内に多
数の生産機械を配置し、これらを有機的に関連づけて運
転するようにした生産ラインにおいては、１台のPC親機
と１もしくは２台以上のPC子機とを伝送回線を介して互
いに接続してなるマルチPCシステムが採用されている。

従来、この種のマルチPCシステムにおいては、予め定
められた順番に従って、PC親機から子機に対しポーリン
グをかけ、当該子機が保有するデータをブロードキャス
ティング方式により他のPCへ送信させ、その終了を待っ
て次のPC子機にポーリングをかけ、以上を繰り返すこと
によって、各PCデータが互いにリンクされるようにして
いる。

しかしながら、このような従来のマルチPCシステムに
おけるデータリンク方式にあっては、各子機に対するポ
ーリングと、当該子機からのブロードキャスティングと
が交互に頻繁に繰り返される結果、伝送回線の占有率が
高く、従って伝送回線としては専用通信回線を使用せね
ばならず、パソコン等が接続されるいわゆる汎用トーク
ンリンク方式のLANには適用できない等の問題点があっ
た。

《発明の目的》 この発明の目的は、この種のマルチPCシステムにおけ
るデータリンク方式において、伝送回線の占有率を軽減
し、例えば汎用トークンリング方式のLANの使用を可能
とすることにある。

《発明の構成と効果》 この発明は上記の目的を達成するために、１台のPC親
機と１もしくは２台以上のPC子機とを伝送回線を介して
互いに接続してなるマルチPCシステムにおいて、 前記PC親機では、毎伝送サイクルの開始に先立ち、各
PC子機に対して送信順番テーブルを同時一斉に送信し、 前記PC子機のそれぞれでは、PC親機から受信した送信
順番テーブルと予め設定されたPC1台当たりの送信割当
時間とに基づいて、送信順番テーブル受信時を基準とし
た自機送信開始時を求め、該送信開始時が到来するのを
待って、当該PCのメモリ内自機エリアのデータを他機へ
と同時一斉に送信する一方、他機のデータ送信時には当
該他機のデータを受信してメモリ内当該他機エリアへ書
込むことを特徴とする。

このような構成によれば、送信順番テーブルに基づい
て各PC子機は自分の送信時期を認識することができるか
ら、従来方式のようなPC親機からのポーリングが不要と
なり、またPC1台当たりの送信割当時間を適当に設定す
れば、伝送回線の占有率を軽減することができ、従って
伝送回線として汎用トークンリング方式のLANを使用で
きるようになる。

《実施例の説明》 第１図は本発明が適用されるマルチPCシステムの構成
を示す模式図であり、同図に示されるようにこのシステ
ムは、１台のPC親機1aと１もしくは２台以上のPC子機1b
とを汎用トークンリング方式のLAN3を介して互いに接続
して構成されている。

PC親機1aおよび各PC子機1bはハードウエア的にはほぼ
同一構成となっており、第２図に示されるように、１も
しくは２台以上の入出力ユニット10,演算ユニット11,通
信ユニット12とからなるビルディング・ブロックタイプ
のコントローラで構成されている。

入出力ユニット10は、良く知られているように、８
点,16点,32点などのような単位で入力または出力が割り
付けられており、入力にはリミットスイッチ，マイクロ
スイッチ等の外部機器が接続され、出力にはリレー，モ
ータ，ランプ等の出力機器が接続されている。

演算ユニット11は、CPU111,プログラムツール112,シ
ステムROM113,内部RAM114および共有RAM115を備えてい
る。

CPU111はマイクロプロセッサを主体として構成されて
おり、システムROM113に記憶されたシステムプログラム
を実行することによって、プログラマブル・コントロー
ラとしての各種の機能を実現するようになされている。

プログラムツール112は、表示器，キーボード等を備
えており、CPU111に対して各種の指令操作などを行える
ようになされている。

内部RAM114は、プログラムエリア，入出力エリア，デ
ータエリア等を備えており、プログラムエリアにはユー
ザが任意に作成したシーケンスプログラム等が格納さ
れ、入出力エリアには入出力ユニット10に対応した入出
力データが記憶可能になされており、データエリアには
外部へ出力させるべき表示データ等の各種データが記憶
可能になされている。

共有RAM115は、演算ユニット11のCPU111と、後述する
通信ユニット12のCPU121との双方からアクセス可能にな
されており、この共有RAM115には他のPCとの間でリンク
させるべきデータが記憶可能になされている。

通信ユニット12は、CPU121,タイマモジュール122,通
信インターフェース123,システムROM124および内部RAM1
25を備えている。

CPU121は演算ユニット11のCPU111と同様マイクロプロ
セッサを主体として構成されており、システムROM124に
格納されたシステムプログラムを実行することによっ
て、通信ユニット12に必要な各種の機能を実現するよう
になされている。

タイマモジュール122は、本発明で関連する送信時間
などを計測するもので、各タイムアップのたびにCPU121
に対して該当する割込みがかけられるようになされてい
る。

通信インターフェース123は、いわゆるシリアル／パ
ラレル変換機能を備えたもので、LAN3を介して他のPCと
データ送受が可能になされている。

内部RAM125は、通信インターフェース123を介して送
受すべきデータの一時記憶エリア等として利用される。

第３図は演算ユニット11のシステムROM113に格納され
たシステムプログラムの構成を概略的に示すゼネラルフ
ローチャートであり、以下このフローチャートに従って
演算ユニット11の動作を説明する。

電源投入などによりプログラムがスタートすると、各
種フラグ，レジスタ類の初期設定が行なわれる他、当該
PCの機器の認識が行なわれる（ステップ301）。

すなわち、各PCには図示しないDIPスイッチ等が備え
られ、その操作によって、PCNo.を自由に設定できるよ
うになされている。

イニシャル処理が終了すると、続くシステムサービス
処理では、良く知られているようにプログラミング処
理，モニタ処理などを実行する他、特に本発明では、親
機の場合、通信ユニット12の内部RAM125内に、第10図に
示されるようなエリアテーブルA₁および第11図に示され
るような送信順番テーブルA₂を設定登録する。

この登録には、２通りの方法があり、第１の方法で
は、プログラムツール112から入力されたキーデータ
を、演算ユニット11の共有RAM115内に書込んでおき、通
信時間帯の到来とともに、通信ユニット12のCPU121によ
ってこれを読出し、内部RAM125へと登録させる。

第２の方法としては、第１図に示されるパソコン２か
らテーブルA₁，A₂を送信するとともに、これを親機1aで
受信させ、内部RAM125へと登録させる。

第10図に示されるように、エリアテーブルA₁内には、
PCNo.,開始エリア，データ長を１組として、これがPC接
続代数分だけ記憶されており、その他特に親機のエリア
テーブルA₁内には、PC接続代数に相当するリンクPC数が
記憶されている。

前述したように、エリアテーブルA₁の内容は、プログ
ラムツール112からまたはパソコン２からの設定によっ
て自由に登録することができ、従って第12図に示される
ように、内部RAM125内のデータ送受エリアを、各PC
（１）〜PC（４）毎に自由な大きさに割当ることができ
る。

ここで、従来のPCにおいては、このエリアは各PCに等
分割されており、従ってデータ転送に際し、不必要なエ
リアを無駄に送受するという欠点があったが、本発明実
施例ではこのような欠点はエリアテーブルA₁を設けたこ
とによって解消されている。

また、このシステムサービス処理（ステップ302）で
は、所定の時間帯が到来するたびに、内部RAM114の所定
エリアから読み出したデータを共有RAM115へと書込んだ
後、通信ユニット12に対しシステムバスを解放し、他方
その間に通信ユニット12のCPU121では、共有RAM115から
該当データを読出し、これを内部RAM125へと転送記憶さ
せる制御を行なっている。

なお、このような共有RAM115を用いた演算ユニット1
1,通信ユニット12間のデータ転送は既に公知であるから
詳細な説明は省略する。

また、第11図に示されるように、送信順番テーブルA₂
は、各PCNo.とその送信順番とを１組として、これをPC
接続代数分だけ備えたもので、後述する如くこの送信順
番テーブルA₂は、伝送サイクルの開始に当たって、PC親
機1aから各PC子機1bへと同時一斉に送信され、以後各PC
子機1bではこの送信順番テーブルA₂に従って、自機の送
信開始のタイミングを認識するようになされている。

このようにしてシステムサービス処理が終了すると
（ステップ302）、入力更新処理が行なわれ、入出力ユ
ニット10から読込まれた入力データは、内部RAM114内の
入出力エリアの該当入力エリアへと書込まれる（ステッ
プ303）。

その後、プログラムツール112において所定のRUN操作
が行なわれるまでの間（ステップ304否定）、CPU111で
は入出力ユニット10を構成する全出力を繰り返しOFF状
態にセットする（ステップ305）。

一方、この間にプログラムツール112におけるRUN操作
が確認されると（ステップ304背定）、命令実行が開始
される。

この命令実行では、まず内部RAM114のプログラムエリ
アから、プログラムカウンタに従って各命令語を順次読
出すとともに、これがLD,AND,OR等のどの命令語に該当
するかを解読し、解読結果に応じ公知の論理演算などを
行い、その演算結果で最終的に内部RAM114の入出力エリ
アの出力データの書替を行なう（ステップ306）。

その後、内部RAM114のプログラムエリアからEND命令
が読み出されると（ステップ307背定）、命令実行が終
了して出力更新処理が行なわれ、内部RAM114の入出力エ
リアの出力データは入出力ユニット10を介して外部へと
送出される（ステップ308）。

このように、プログラムツール112においてRUN操作が
行なわれた後にあっては、システムサービス処理（ステ
ップ302），入力更新処理（ステップ303），命令実行処
理（ステップ306）および出力更新処理（ステップ308）
を繰り返すようになされている。

そして、システムサービス処理（ステップ302）が実
行されるたびに、ユーザプログラム等で指定されたデー
タを、内部RAM114から読出して共有RAM115へと書込んだ
後、システムバスを通信ユニット12へと明け渡し、その
間に通信ユニット12のCPU121が共有するRAM115から該当
データを読出し、これを内部RAM125へと書込み、後述す
る送受信処理をCPU121が実行することによって、第１図
に示されるようにPC親機1aとPC子機1bとの間でデータ送
受が行なわれ、いわゆるデータリンクが確立されるわけ
である。

次に、第４図〜第６図は、PC親機1aを構成する通信ユ
ニット12のCPU121の制御プログラムの構成を示すフロー
チャート、第７図〜第９図はPC子機1bを構成する通信ユ
ニット12の制御プログラムの構成を示すフローチャート
であり、以下これらのフローチャートを参照しながらPC
親機1aとPC子機1bとの間で行なわれるデータ送受動作を
系統的に説明する。

第４図に示されるように、まずPC親機1aの通信ユニッ
ト12では、テーブル送信周期を算出する（ステップ40
1）。

このテーブル送信周期の算出は、第13図（ａ）に示さ
れるように、親機から行なわれるテーブル送信時間
α₁，送信余裕時間α₂および各PCに割当られた送信時間
amsを用いて、 送信周期＝ｎ×ａ＋α ｎ＝データリンクPCの数（ｎ≦２） ａ＝送信データ時間間隔（ams） α＝余裕（α₁＋α₂） の如く決定される。

以後、演算ユニット11のプログラムツール112等から
の、データリンク通信実行許可指令を待機する（ステッ
プ402否定）。

この状態において、実行OKが指令されると（ステップ
402背定）、初回に限ってはテーブル送信要求ありと直
ちに判定して（ステップ403背定）、第11図に示される
送信順番テーブルA₂を汎用トークンリング方式のLAN3を
介して、各PC子機1bに対し同時一斉に送信する（ステッ
プ404）。

送信が終了したならば、ステップ401で算出された送
信周期データを、タイマモジュール122にセットして、
タイマにスタートをかける（ステップ405）。

その後、子機からのデータ受信がなされると、第６図
に示される割込処理によって、子機データを受信した旨
の通知がCPU121になされ（ステップ601）、これを受け
てPC121の本体プログラムでは子機受信ありを確認し
（ステップ406背定）、子機データの受信処理を行なう
（ステップ407）。

この子機データ受信処理では、第10図に示されるエリ
アテーブルA₁を参照することによって、該当子機のデー
タを内部RAM125のどのエリアに格納すべきかを決定し、
そのエリアに受信データを第12図に示されるように登録
する。

その後、テーブル送信周期計時用のタイマがタイムア
ップすると、第５図に示される割込処理によって、テー
ブル送信要求通知処理がCPU121に対しなされ（ステップ
501）、CPU121の本体プログラムでは、テーブル送信要
求ありを検出して（ステップ403背定）、テーブル送信
（ステップ404）およびテーブル送信周期タイマスター
ト（ステップ405）を繰り返すわけである。

一方、PC子機側では、第９図に示されるように、なん
らかのデータが受信された場合、割込処理によってテー
ブル受信を確認し（ステップ901背定）、その旨をCPU12
1に対し割込みで知らせる（ステップ904）。

すると、CPU121の本体プログラムでは、第７図に示さ
れるように、テーブル受信を認識し（ステップ701背
定）、受信されたテーブルに基づいて自データ送信時間
の算出を行なう（ステップ702）。

この自データ送信時間算出は、テーブル受信時点を基
準として、自機の送信順番にPC1台当たりに割当られた
送信時間amsを乗ずることにより、第13図（ａ）に示さ
れるように決定される。

つまり、第13図（ｂ）に示す従来例のように、その都
度親機側からポーリングをかけずとも、各子機側におい
て自機が送信を開始すべきタイミングを、自分自信で認
識することができるのである。

次いで子機のCPU121では、算出された自データ送信時
間をタイマモジュール122にセットすることによって、
自データ送信タイマをスタートさせ（ステップ703）、
自データをPCのRAMより読出す（ステップ708）。

その後、タイマモジュール122において自データ送信
タイマのタイムアップが行なわれると、第８図に示され
る割込みによって、自データ送信タイムアップがCPU122
に対して通知され（ステップ801）、これに応じて本体
プログラムでは、自データ送信タイムの到来が確認され
（ステップ704背定）、自データ送信処理が行なわれ
（ステップ705）、送信終了に続いて自データをPCのRAM
より読出す（ステップ709）。

この自データ送信処理では、RAM125内のエリアの中
で、第10図に示されるテーブルで指定された自機エリア
のデータのみについて、これを通信インターフェース12
3を介してLAN3に送信する。

他方、以上の自データ送信タイミング待機中に、他の
PCからのデータの受信が行なわれると（ステップ902背
定）、第９図に示される割込みによって、他データ受信
通知処理が行なわれ（ステップ903）、CPU121では本体
プログラムにおいてこれを確認することにより（ステッ
プ706背定）、当該他のPCから送られてくるデータを、
内部RAM125内の第10図に示されるテーブルで指定される
エリアへと書込む（ステップ707）。

以上の処理を繰り返すことによって、第13図（ａ）に
示されるように、順次各PC子機（１），（２）…からデ
ータ送信を行なわせることによって、複数のPC間におけ
るデータリンクが可能となるのである。

そして、このデータリンク方式によれば、第13図
（ｂ）に示される従来例のように、ポーリングとデータ
送信とが交互に頻繁に繰り返されることによってデータ
回線の占有率を高めることもなく、従ってデータ回線と
しては専用回線のみならず、第１図に示されるような汎
用トークンリング方式のLAN3によることも可能となり、
PCとパソコンとを同一レベルで接続し、より高度な制御
を行なうことが可能となる。

【図面の簡単な説明】

第１図は本発明が適用されるマルチPCシステムを示す
図、第２図はPCの電気的なハードウエア構成を示すブロ
ック図、第３図は演算ユニットの制御プログラムの構成
を示すゼネラルフローチャート、第４図〜第６図は親機
を構成する通信ユニット12の制御プログラムの構成を示
すフローチャート、第７図〜第９図はPC子機を構成する
通信ユニットの制御プログラムの構成を示すフローチャ
ート、第10図はエリアテーブルのメモリマップ、第11図
は送信順番テーブルのメモリマップ、第12図はデータリ
ンクにおけるデータエリアの流れを示すメモリマップ、
第13図は本発明と従来例とで回線情況の相異を示すタイ
ムチャートである。 1a……PC親機 1b……PC子機 ２……パソコン ３……汎用トークンリング方式のLAN 10……入出力ユニット 11……演算ユニット 12……通信ユニット 115……共有RAM 125……内部RAM

Claims (2)

【特許請求の範囲】
1. 【請求項１】１台のPC親機と１もしくは２台以上のPC子
   機とを伝送回線を介して互いに接続してなるマルチPCシ
   ステムにおいて、 前記PC親機では、毎伝送サイクルの開始に先立ち、各PC
   子機に対して送信順番テーブルを同時一斉に送信し、 前記PC子機のそれぞれでは、PC親機から受信した送信順
   番テーブルと予め設定されたPC1台当たりの送信割当時
   間とに基づいて、送信順番テーブル受信時を基準とした
   自機送信開始時を求め、該送信開始時が到来するのを待
   って、当該PCのメモリ内自機エリアのデータを他機へと
   同時一斉に送信する一方、他機のデータ送信時には当該
   他機のデータを受信してメモリ内当該他機エリアへ書込
   むこと、 を特徴とするマルチPCシステムにおけるデータリンク方
   式。
2. 【請求項２】前記各PCのメモリ内自機，他機エリアの認
   識は、各PC内に備えられた書替可能なエリアテーブルに
   基づいて行なわれることを特徴とする特許請求の範囲第
   １項に記載のマルチPCシステムにおけるデータリンク方
   式。