JP2985276B2 - 通信システム - Google Patents
通信システムInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１次局と複数の２次局との間で、所定のフレ
ームフォーマットで一定周期の通信を行う通信システム
に関し、特に１次局として上位コントローラ、２次局と
して下位コントローラで成るFAシステムに関する。
ームフォーマットで一定周期の通信を行う通信システム
に関し、特に１次局として上位コントローラ、２次局と
して下位コントローラで成るFAシステムに関する。
HDLC等を用いた高速通信において、自局のデータを取
込みながら他局のデータを取込む場合には、自局用のハ
ードウェアと他局用のハードウェアを用意する必要があ
るため、従来、実用化されていない。また、今までのデ
ータ通信はコンピューター相互間で行なわれるのが主流
であって、１対Ｎ方式で上位コントローラが下位コント
ローラをリアルタイムで制御するコントローラシステム
にデータ通信を導入して構成されたFAシステムにおいて
は、下位コントローラ以下のレベルでデータ通信が実用
化された例は限られている。これらの例の多くはリモー
トI/O等のデータ通信であるが、各２次局のデータを相
互にモニタすることは必要とされていない。
込みながら他局のデータを取込む場合には、自局用のハ
ードウェアと他局用のハードウェアを用意する必要があ
るため、従来、実用化されていない。また、今までのデ
ータ通信はコンピューター相互間で行なわれるのが主流
であって、１対Ｎ方式で上位コントローラが下位コント
ローラをリアルタイムで制御するコントローラシステム
にデータ通信を導入して構成されたFAシステムにおいて
は、下位コントローラ以下のレベルでデータ通信が実用
化された例は限られている。これらの例の多くはリモー
トI/O等のデータ通信であるが、各２次局のデータを相
互にモニタすることは必要とされていない。
一方、データ通信を用いてサーボドライブに指令を与
えるサーボシステムでは、他の軸の動作に同期して自己
の軸を起動させるという真に即時的な応答性（以下、リ
アルタイム性と記す）をもつシステムが必要となってき
ており、このために、すべてのサーボ機構のハードウェ
アを同一CPUで処理する中央集権的システムが台頭して
いる。
えるサーボシステムでは、他の軸の動作に同期して自己
の軸を起動させるという真に即時的な応答性（以下、リ
アルタイム性と記す）をもつシステムが必要となってき
ており、このために、すべてのサーボ機構のハードウェ
アを同一CPUで処理する中央集権的システムが台頭して
いる。
このようなシステムの一例として、本出願人の出願に
係かる特開昭59−200309号公報に記載された分散形数値
制御システムがある。このシステムにおいては、１次局
（上位コントローラ）である軸群管理部が、HDLCに従う
伝送によって２次局（下位コントローラ）であるそれぞ
れの数値制御装置に移動データを転送する。この移動デ
ータの転送の際、各数値制御装置は、転送されるフレー
ムのうち、アドレス部の内容が自局のアドレスと一致す
るフレームのテキスト（移動データ）のみを自局内に設
けられたバッファレジスタに取込み、他局のアドレスを
もつフレームは、これを無視する。次に、共通フレーム
が転送されると、各数値制御装置は、共通フレームのコ
マンドをそれぞれの速度指令器に書込み、速度指令器を
一斉に起動してそれぞれの移動データを実行する。
係かる特開昭59−200309号公報に記載された分散形数値
制御システムがある。このシステムにおいては、１次局
（上位コントローラ）である軸群管理部が、HDLCに従う
伝送によって２次局（下位コントローラ）であるそれぞ
れの数値制御装置に移動データを転送する。この移動デ
ータの転送の際、各数値制御装置は、転送されるフレー
ムのうち、アドレス部の内容が自局のアドレスと一致す
るフレームのテキスト（移動データ）のみを自局内に設
けられたバッファレジスタに取込み、他局のアドレスを
もつフレームは、これを無視する。次に、共通フレーム
が転送されると、各数値制御装置は、共通フレームのコ
マンドをそれぞれの速度指令器に書込み、速度指令器を
一斉に起動してそれぞれの移動データを実行する。
このように、各数値制御装置が速度指令器を起動する
タイミングが同期するので、複数の数値制御装置によっ
て行われる並行動作が同期される。
タイミングが同期するので、複数の数値制御装置によっ
て行われる並行動作が同期される。
［発明が解決しようとする課題］ 前記の分散形数値制御システムにおいては、データを
一々上位コントローラに上げ、その後、該データを必要
とする数値制御装置に分配しなければならないので、FA
システムのデータ通信を高速化するという観点から考え
ると問題があるばかりでなく、各数値制御装置によって
制御されるそれぞれの軸の動作の同期化は、共通フレー
ム中のコマンドが各バッファメモリへ取込まれたタイミ
ングのみによって行われるので、各軸の動作相互間の同
期性、すなわちリアルタイム性に問題がある。
一々上位コントローラに上げ、その後、該データを必要
とする数値制御装置に分配しなければならないので、FA
システムのデータ通信を高速化するという観点から考え
ると問題があるばかりでなく、各数値制御装置によって
制御されるそれぞれの軸の動作の同期化は、共通フレー
ム中のコマンドが各バッファメモリへ取込まれたタイミ
ングのみによって行われるので、各軸の動作相互間の同
期性、すなわちリアルタイム性に問題がある。
本発明の目的は前記の問題点を解決し、データ通信が
高速化され、かつ、２次局によって行われる並行処理の
リアルタイム性が保証される通信システムを提供するこ
とにある。
高速化され、かつ、２次局によって行われる並行処理の
リアルタイム性が保証される通信システムを提供するこ
とにある。
本発明の第１の通信システムは、 １次局から２次局へのコマンドの送信と当該２次局か
ら１次局へのレスポンスの返送とが、HDLC伝送プロトコ
ルに従って、２次局毎に順次に行われる、１対Ｎマルチ
ドロップ方式の通信システムであって、 各２次局に設置され、１次局から通信路上に出力され
た各２次局宛コマンドのデータ、および各２次局から通
信路上に出力されたレスポンスのデータが各２次局毎
に、かつ、コマンド、レスポンスの別毎に書込まれるメ
モリと、 各々の２次局に設置され、２次局がグローバルフレー
ムを受信する毎に１次局の送信タイミングに同期化さ
れ、０挿入による最大のフレーム長として定められた長
さのフレームを最長フレームと定義するとき、最長フレ
ームの送信時間に等しい時間毎に、前記メモリの上位ア
ドレスを順次に生成し、通信路上にフラグシーケンスが
検出される毎に、該メモリの上位アドレス部に出力する
タイマカウンタ手段と、通信路上にコマンドフレームま
たは他の２次局のレスポンスフレームのフラグシーケン
スが検出される毎に、そのフレームのデータのバイト数
を計数し、その計数出力を、現在、メモリに入力されて
いる上位アドレスに属する下位アドレス部に順次に出力
する下位アドレス発生手段を有し、通信路上のコマンド
フレームまたは他の２次局のレスポンスフレームのデー
タの、メモリへの直接書込み制御をするDMA制御手段を
有し、 １次局は、前記最長フレームの送信時間の２倍の時間
間隔で順次に各２次局へコマンドを送信する。
ら１次局へのレスポンスの返送とが、HDLC伝送プロトコ
ルに従って、２次局毎に順次に行われる、１対Ｎマルチ
ドロップ方式の通信システムであって、 各２次局に設置され、１次局から通信路上に出力され
た各２次局宛コマンドのデータ、および各２次局から通
信路上に出力されたレスポンスのデータが各２次局毎
に、かつ、コマンド、レスポンスの別毎に書込まれるメ
モリと、 各々の２次局に設置され、２次局がグローバルフレー
ムを受信する毎に１次局の送信タイミングに同期化さ
れ、０挿入による最大のフレーム長として定められた長
さのフレームを最長フレームと定義するとき、最長フレ
ームの送信時間に等しい時間毎に、前記メモリの上位ア
ドレスを順次に生成し、通信路上にフラグシーケンスが
検出される毎に、該メモリの上位アドレス部に出力する
タイマカウンタ手段と、通信路上にコマンドフレームま
たは他の２次局のレスポンスフレームのフラグシーケン
スが検出される毎に、そのフレームのデータのバイト数
を計数し、その計数出力を、現在、メモリに入力されて
いる上位アドレスに属する下位アドレス部に順次に出力
する下位アドレス発生手段を有し、通信路上のコマンド
フレームまたは他の２次局のレスポンスフレームのデー
タの、メモリへの直接書込み制御をするDMA制御手段を
有し、 １次局は、前記最長フレームの送信時間の２倍の時間
間隔で順次に各２次局へコマンドを送信する。
本発明の第２の通信システムのタイムカウンタ手段
は、グローバルアドレスの検出に同期して起動され、当
該グローバルフレームが最長フレームであると仮定した
とき、その最長フレームの受信が完了すべきときタイム
アウト信号を出力するように設定される内部タイマと、
グローバルデータの誤り検出結果を示すフレームチェッ
ク信号をラッチしてグローバルフレーム受信完了信号を
生成し、グローバルフレーム受信完了信号と前記タイム
アウト信号との論理積を同期化信号として出力する同期
化手段を有し、 該タイマカウンタ手段は、同期化信号によって１次局
の送信タイミングに同期化される。
は、グローバルアドレスの検出に同期して起動され、当
該グローバルフレームが最長フレームであると仮定した
とき、その最長フレームの受信が完了すべきときタイム
アウト信号を出力するように設定される内部タイマと、
グローバルデータの誤り検出結果を示すフレームチェッ
ク信号をラッチしてグローバルフレーム受信完了信号を
生成し、グローバルフレーム受信完了信号と前記タイム
アウト信号との論理積を同期化信号として出力する同期
化手段を有し、 該タイマカウンタ手段は、同期化信号によって１次局
の送信タイミングに同期化される。
本発明の第３の通信システムにおいては、同期化信号
を２次局のCPUの割込信号とする。
を２次局のCPUの割込信号とする。
本発明の第１の通信システムは、各々の２次局が、通
信路上に出力されたすべての２次局宛のコマンドデータ
のみならず、すべての他の２次局からのレスポンスデー
タをリアルタイムで、モニタするための装置を備えてい
る。
信路上に出力されたすべての２次局宛のコマンドデータ
のみならず、すべての他の２次局からのレスポンスデー
タをリアルタイムで、モニタするための装置を備えてい
る。
タイマカウンタ手段は、１次局がコマンドを送信する
タイミングに同期して、０挿入による最大のフレーム長
として定められた長さのフレーム（以下、最長フレーム
と記す）の送信時間（以下、最長フレーム送信時間と記
す）TO毎に上位アドレスを生成する。
タイミングに同期して、０挿入による最大のフレーム長
として定められた長さのフレーム（以下、最長フレーム
と記す）の送信時間（以下、最長フレーム送信時間と記
す）TO毎に上位アドレスを生成する。
一方、１次局は、最長フレーム送信時間TOの２倍の時
間間隔（以下、基本送信周期と記す）2TOで、各２次局
に対し順次にコマンドを出力する。したがって、１基本
送信周期に２つの上位アドレスが生成される。
間間隔（以下、基本送信周期と記す）2TOで、各２次局
に対し順次にコマンドを出力する。したがって、１基本
送信周期に２つの上位アドレスが生成される。
１次局が第ｍ番目の２次局（以下、第ｍ局と記す）に
コマンドを送信すると、第ｍ局は１次局に対し、折返し
レスポンスを返送する。もし、コマンドおよびレスポン
スが最長フレームである場合には、当該基本送信周期に
第ｍ局のアドレスをもつコマンドとレスポンスとが順次
に通信路上に出力されることになる。その結果、当該基
本送信周期においてコマンドまたはレスポンスが通信路
上に出力される期間は、２つの上位アドレスがそれぞれ
生成される期間と一致する。したがって、通信路上に出
力されるコマンドまたはレスポンスを記憶するメモリの
上位アドレスを、当該コマンドまたはレスポンスと同じ
期間にタイマカウンタ手段が生成した上位アドレスによ
って指定することにより、コマンドまたはレスポンスの
送信と、メモリの上位アドレスの指定を同時に並行して
行うことができる。そのために、各２次局は、通信路上
のフレームのフラグシーケンスが検出される毎に、その
検出タイミングで自局のタイマカウンタ手段が生成した
上位アドレスをサンプリングしてメモリの上位アドレス
部に与える。
コマンドを送信すると、第ｍ局は１次局に対し、折返し
レスポンスを返送する。もし、コマンドおよびレスポン
スが最長フレームである場合には、当該基本送信周期に
第ｍ局のアドレスをもつコマンドとレスポンスとが順次
に通信路上に出力されることになる。その結果、当該基
本送信周期においてコマンドまたはレスポンスが通信路
上に出力される期間は、２つの上位アドレスがそれぞれ
生成される期間と一致する。したがって、通信路上に出
力されるコマンドまたはレスポンスを記憶するメモリの
上位アドレスを、当該コマンドまたはレスポンスと同じ
期間にタイマカウンタ手段が生成した上位アドレスによ
って指定することにより、コマンドまたはレスポンスの
送信と、メモリの上位アドレスの指定を同時に並行して
行うことができる。そのために、各２次局は、通信路上
のフレームのフラグシーケンスが検出される毎に、その
検出タイミングで自局のタイマカウンタ手段が生成した
上位アドレスをサンプリングしてメモリの上位アドレス
部に与える。
メモリの下位アドレスは次のようにして与えられる。
通信路上のフラグシーケンスが検出され、さらに引続
いてそのフレームのアドレス部および制御部の２バイト
の受信が終了すると、下位アドレス発生手段は、当該フ
レームの情報部のデータのバイト数を計数し、その計数
出力を、現在、メモリに与えられている上位アドレスに
属する下位アドレス部に印加する。ここでいうデータと
は、ゼロリムーブされたデータである。したがって、DM
A制御部は、情報部が通信路上に出力されるのと同時
に、上位アドレスによって指定されたメモリ領域内に各
番地に順次に１バイトづつのデータを書込むことができ
る。
いてそのフレームのアドレス部および制御部の２バイト
の受信が終了すると、下位アドレス発生手段は、当該フ
レームの情報部のデータのバイト数を計数し、その計数
出力を、現在、メモリに与えられている上位アドレスに
属する下位アドレス部に印加する。ここでいうデータと
は、ゼロリムーブされたデータである。したがって、DM
A制御部は、情報部が通信路上に出力されるのと同時
に、上位アドレスによって指定されたメモリ領域内に各
番地に順次に１バイトづつのデータを書込むことができ
る。
このように、通信路上にフレームが出力されるのと並
行して上位アドレスをメモリに与え、該フレームの情報
部の受信と同時にリアルタイムでデータを下位アドレス
に格納することにより、通信路上のデータを２次局アド
レス毎に、コマンド、レスポンスの別（以下、フレーム
の種別と記す）毎に直接メモリアクセスによってリアル
タイムにモニタすることができる。
行して上位アドレスをメモリに与え、該フレームの情報
部の受信と同時にリアルタイムでデータを下位アドレス
に格納することにより、通信路上のデータを２次局アド
レス毎に、コマンド、レスポンスの別（以下、フレーム
の種別と記す）毎に直接メモリアクセスによってリアル
タイムにモニタすることができる。
また、本発明の通信システムは、コマンドまたはレス
ポンスが最長フレームで無い場合においても、ある基本
送信周期のレスポンスの送信が終了した時刻と次の基本
送信周期のコマンドの送信が開始される時刻との間に、
いくらかのアイドル時間が存在すること以外は、同様に
作用する。
ポンスが最長フレームで無い場合においても、ある基本
送信周期のレスポンスの送信が終了した時刻と次の基本
送信周期のコマンドの送信が開始される時刻との間に、
いくらかのアイドル時間が存在すること以外は、同様に
作用する。
本発明の第２の通信システムは、タイマカウンタ手段
が、１次局の送信タイミングに同期して上位アドレスを
生成するための装置を備えている。
が、１次局の送信タイミングに同期して上位アドレスを
生成するための装置を備えている。
この同期化は、２次局がグローバルフレームの受信を
完了したタイミング毎に行われる。しかし、実際に受信
されるグローバルフレームの長さは０挿入のために一定
でないので、グローバルフレームが最長フレームである
と仮定し、この仮定された長さのグローバルフレーム
（以下、このグローバルフレームを最長グローバルフレ
ームと記す）の受信が完了するタイミングでタイマカウ
ンタ手段を起動して同期化を行う。
完了したタイミング毎に行われる。しかし、実際に受信
されるグローバルフレームの長さは０挿入のために一定
でないので、グローバルフレームが最長フレームである
と仮定し、この仮定された長さのグローバルフレーム
（以下、このグローバルフレームを最長グローバルフレ
ームと記す）の受信が完了するタイミングでタイマカウ
ンタ手段を起動して同期化を行う。
この同期化が行われる前提として、（１）通信路上の
フレームがグローバルフレームであり、（２）該フレー
ムが誤りなく受信されることが必要である。しかし、グ
ローバルフレームの誤りの有無を示すフレームチェック
信号が出力されるタイミングは、タイムアウト信号が出
力されるタイミング以前であるので、フレームチェック
信号をラッチしてグローバルフレーム受信完了信号を生
成し、そのグローバルフレーム受信完了信号とタイムア
ウト信号との論理積によってタイマカウンタ手段を同期
化する。
フレームがグローバルフレームであり、（２）該フレー
ムが誤りなく受信されることが必要である。しかし、グ
ローバルフレームの誤りの有無を示すフレームチェック
信号が出力されるタイミングは、タイムアウト信号が出
力されるタイミング以前であるので、フレームチェック
信号をラッチしてグローバルフレーム受信完了信号を生
成し、そのグローバルフレーム受信完了信号とタイムア
ウト信号との論理積によってタイマカウンタ手段を同期
化する。
内部タイマは、通信路上にグローバルアドレスFFHが
検出されたときにのみ起動される。
検出されたときにのみ起動される。
このようにして前記（１），（２）の要件が満足され
る。
る。
本発明の第３の通信システムは、通信路のモニタが、
前記同期化信号を割込み信号として割込みによって行わ
れることを開示したものである。
前記同期化信号を割込み信号として割込みによって行わ
れることを開示したものである。
次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は１対Ｎマルチドロップ方式の通信システムの
ブロック図、第２図は本発明のタイマカウンタの構成
図、第３図は第１図の各２次局に設置されているメモリ
のアドレスマップを示す図、第４図は受信シーケンス時
間TSEQおよびセット時間TSETの説明図、第５図は第２図
の同期化回路の動作を説明するタイミングチャートであ
る。
ブロック図、第２図は本発明のタイマカウンタの構成
図、第３図は第１図の各２次局に設置されているメモリ
のアドレスマップを示す図、第４図は受信シーケンス時
間TSEQおよびセット時間TSETの説明図、第５図は第２図
の同期化回路の動作を説明するタイミングチャートであ
る。
本実施例の通信システムは１対15マルチドロップ方式
で、１次局１と15個の各々の２次局20,21,…214との間
のデータ通信をHDLCに従って行ない、通信路には、第４
図に示されている周知のフレームフォーマットで信号が
出力される。本実施例では情報部は16バイトである。
で、１次局１と15個の各々の２次局20,21,…214との間
のデータ通信をHDLCに従って行ない、通信路には、第４
図に示されている周知のフレームフォーマットで信号が
出力される。本実施例では情報部は16バイトである。
各々の２次局20,21,…214は、メモリ（第３図参照）,
DMA制御部（図示せず）を備え、DMA制御部はタイマカウ
ンタ（第２図参照）と下位アドレス生成手段（図示せ
ず）を含んでいる。
DMA制御部（図示せず）を備え、DMA制御部はタイマカウ
ンタ（第２図参照）と下位アドレス生成手段（図示せ
ず）を含んでいる。
メモリは、そのアドレスマップが第３図に示されてい
る構造をもち、上位アドレスの0H〜1DHは２次局のアド
レスと通信路上のフレームの種別との両者に対応する。
すなわち、偶数アドレス｛2m,m＝0,1,2,…,14｝＝0,2,
…,1AH,1CHは２次局アドレスｍによって指定される２次
局（第ｍ局）へ１次局から送信されるコマンドの格納領
域を示し、奇数アドレス｛2m＋1,m＝0,1,2,…,14｝＝1,
3,…,1BH,1DHはそれぞれ２次局アドレスｍによって指定
される他の２次局から通信路上に出力されたレスポンス
の格納領域を示す。また、上位アドレス1EHはグローバ
ルデータの格納領域を示し、上位アドレス1FHは空領域
である。下位アドレスは0HからFHまでの番地で示され、
各番地には１バイトのデータが格納される。第３図のブ
ロック中に記された０〜14は10進数で表わした２次局ア
ドレスｍで、RXはコマンド、TXはレスポンスを表わす。
また、FFはグローバルフレームを表わし、NONは空領域
を表わす。第３図で上位アドレス5HにNONと記されてい
るので、2TXすなわち２次局２からレスポンスは返送さ
れない（第６図参照）。奇数の上位アドレス1FHはグロ
ーバルフレームに対するレスポンス領域であるので、空
領域になるのは当然である。
る構造をもち、上位アドレスの0H〜1DHは２次局のアド
レスと通信路上のフレームの種別との両者に対応する。
すなわち、偶数アドレス｛2m,m＝0,1,2,…,14｝＝0,2,
…,1AH,1CHは２次局アドレスｍによって指定される２次
局（第ｍ局）へ１次局から送信されるコマンドの格納領
域を示し、奇数アドレス｛2m＋1,m＝0,1,2,…,14｝＝1,
3,…,1BH,1DHはそれぞれ２次局アドレスｍによって指定
される他の２次局から通信路上に出力されたレスポンス
の格納領域を示す。また、上位アドレス1EHはグローバ
ルデータの格納領域を示し、上位アドレス1FHは空領域
である。下位アドレスは0HからFHまでの番地で示され、
各番地には１バイトのデータが格納される。第３図のブ
ロック中に記された０〜14は10進数で表わした２次局ア
ドレスｍで、RXはコマンド、TXはレスポンスを表わす。
また、FFはグローバルフレームを表わし、NONは空領域
を表わす。第３図で上位アドレス5HにNONと記されてい
るので、2TXすなわち２次局２からレスポンスは返送さ
れない（第６図参照）。奇数の上位アドレス1FHはグロ
ーバルフレームに対するレスポンス領域であるので、空
領域になるのは当然である。
DMA制御部は、前記したようにタイマカウンタと下位
アドレス発生器を備えている。
アドレス発生器を備えている。
タイマカウンタは、第２図に示されているように、カ
スケード接続された３個の２進４ビットカウンタ3,4,
5、ラッチ回路６、および同期化回路７および内部タイ
マ10によって構成されている。下位カウンタ３のプリセ
ットデータは0Hで、カスケードに接続された２つの上位
カウンタ4,5（以下、上位カウンタ45と記す）のプリセ
ットデータはFFHである。上位カウンタ45のカウント出
力の下位５ビットはラッチ回路（Ｄ−フリップフロッ
プ）６のデータ入力端子に接続されている。ラッチ回路
６のクロック入力端子CKには、HDLCフレームの先頭のフ
ラグシーケンスを検出したことを示すフレーム同期信号
ｆが入力される。その結果、３個のカウンタ3,4,5のカ
スケード接続（以下、カウンタ345と記す。）のアップ
カウント入力端子UPに16発のパルスが入力する毎に上位
カウンタ45の出力は１だけ増加する。上位カウンタ45の
出力の下位５ビットのフルカウントは1FH＝31である。
したがって、ラッチ回路６は、初期値31から出発して0,
1,2,…,30を、フレーム同期信号ｆの入力毎にラッチす
る。本実施例では、下位カウンタ３のアップカウント入
力端子UPに入力されるパルスの周波数は256KHzであるの
で、上位カウンタ45の出力は、256÷16＝16（KHz）の周
波数で歩進する。ラッチ回路６の出力は、メモリの上位
アドレス部に接続されている。
スケード接続された３個の２進４ビットカウンタ3,4,
5、ラッチ回路６、および同期化回路７および内部タイ
マ10によって構成されている。下位カウンタ３のプリセ
ットデータは0Hで、カスケードに接続された２つの上位
カウンタ4,5（以下、上位カウンタ45と記す）のプリセ
ットデータはFFHである。上位カウンタ45のカウント出
力の下位５ビットはラッチ回路（Ｄ−フリップフロッ
プ）６のデータ入力端子に接続されている。ラッチ回路
６のクロック入力端子CKには、HDLCフレームの先頭のフ
ラグシーケンスを検出したことを示すフレーム同期信号
ｆが入力される。その結果、３個のカウンタ3,4,5のカ
スケード接続（以下、カウンタ345と記す。）のアップ
カウント入力端子UPに16発のパルスが入力する毎に上位
カウンタ45の出力は１だけ増加する。上位カウンタ45の
出力の下位５ビットのフルカウントは1FH＝31である。
したがって、ラッチ回路６は、初期値31から出発して0,
1,2,…,30を、フレーム同期信号ｆの入力毎にラッチす
る。本実施例では、下位カウンタ３のアップカウント入
力端子UPに入力されるパルスの周波数は256KHzであるの
で、上位カウンタ45の出力は、256÷16＝16（KHz）の周
波数で歩進する。ラッチ回路６の出力は、メモリの上位
アドレス部に接続されている。
同期化回路７はＪ−Ｋ−FF（Ｊ−Ｋフリップフロッ
プ）８とナンド回路９から成っている。Ｊ−Ｋ−FFのＪ
入力端子にはグローバルデータのCRC演算結果を示すフ
レームチェック信号GL1が入力され、Ｋ入力端子（負論
理）には、ナンド回路９の出力が入力される。ナンド回
路９の２つの入力端子には、Ｊ−Ｋ−FFのＱ出力である
グローバルフレーム受信完了信号GL2とタイムアウト信
号TOUTが入力される。内部タイマ10は、グローバルアド
レスの検出に同期して起動され、所定時間が経過すると
タイムアウト信号TOUTを出力する。以下、この所定時間
をセット時間TSETと記し、グローバルアドレスの検出を
示す信号をグローバルアドレス検出信号FAと記す。ナン
ド回路９の出力はカウンタ3,4,5のロード端子に入力さ
れる。以下、この信号を同期化信号SYNCと記す。
プ）８とナンド回路９から成っている。Ｊ−Ｋ−FFのＪ
入力端子にはグローバルデータのCRC演算結果を示すフ
レームチェック信号GL1が入力され、Ｋ入力端子（負論
理）には、ナンド回路９の出力が入力される。ナンド回
路９の２つの入力端子には、Ｊ−Ｋ−FFのＱ出力である
グローバルフレーム受信完了信号GL2とタイムアウト信
号TOUTが入力される。内部タイマ10は、グローバルアド
レスの検出に同期して起動され、所定時間が経過すると
タイムアウト信号TOUTを出力する。以下、この所定時間
をセット時間TSETと記し、グローバルアドレスの検出を
示す信号をグローバルアドレス検出信号FAと記す。ナン
ド回路９の出力はカウンタ3,4,5のロード端子に入力さ
れる。以下、この信号を同期化信号SYNCと記す。
セット時間TSETは次のように定められる。
第４図に示されているように、HDLCフレームフォーマ
ットは、先頭および最後のフラグシーケンスF,アドレス
部A,制御部Ｃ各１バイト、CRCコードFCS2バイトと情報
部Ｉから成っている。本実施例では、情報部Ｉは16バイ
トである。したがって１フレームは22バイトである。ま
た、アドレス部ＡからCRCコードFCSまでの長さは20バイ
トであるので、先頭のフラグシーケンス検出時刻t1から
CRCコードFCSの受信終了時刻t3までの時間（以下、受信
シーケンス時間と記す）TSEQは、１ビットの長さを0.25
μｓとすると、０挿入がない場合には、 TSEQ1＝20×８×0.25μｓ＝40μｓ （１） になる。通常、０挿入による最大の受信シーケンス時間
TSEQ2は、０挿入がない場合の約1.2倍程度である。した
がって、本実施例では、最大の受信シーケンス時間は TSEQ2＝1.2×20×８×0.25μｓ＝48μｓ （２） にとられている。その結果、最長フレームの長さTOは52
μｓであり、最長フレームのフラグシーケンス検出時刻
t1から、当該最長フレームの受信終了時刻t4までの時間
は50μｓである。また、アドレス検出時刻t2から最長フ
レームの受信終了時刻t4までの時間は48μｓである。し
たがって、本実施例のセット時間TSETは、０挿入のビッ
ト数に関係なく48μｓに設定されている。
ットは、先頭および最後のフラグシーケンスF,アドレス
部A,制御部Ｃ各１バイト、CRCコードFCS2バイトと情報
部Ｉから成っている。本実施例では、情報部Ｉは16バイ
トである。したがって１フレームは22バイトである。ま
た、アドレス部ＡからCRCコードFCSまでの長さは20バイ
トであるので、先頭のフラグシーケンス検出時刻t1から
CRCコードFCSの受信終了時刻t3までの時間（以下、受信
シーケンス時間と記す）TSEQは、１ビットの長さを0.25
μｓとすると、０挿入がない場合には、 TSEQ1＝20×８×0.25μｓ＝40μｓ （１） になる。通常、０挿入による最大の受信シーケンス時間
TSEQ2は、０挿入がない場合の約1.2倍程度である。した
がって、本実施例では、最大の受信シーケンス時間は TSEQ2＝1.2×20×８×0.25μｓ＝48μｓ （２） にとられている。その結果、最長フレームの長さTOは52
μｓであり、最長フレームのフラグシーケンス検出時刻
t1から、当該最長フレームの受信終了時刻t4までの時間
は50μｓである。また、アドレス検出時刻t2から最長フ
レームの受信終了時刻t4までの時間は48μｓである。し
たがって、本実施例のセット時間TSETは、０挿入のビッ
ト数に関係なく48μｓに設定されている。
同期化回路７は次のように動作する。
タイムアウト信号TOUTが不活性のときには、同期化信
号SYNCは不活性であり、したがってＪ−Ｋ−FF8のＫ入
力は不活性である。このとき、Ｊ入力、すなわちフレー
ムチェック信号GL1が“1"になると、クロック信号の最
初の立上りで、このＪ入力はラッチされ（第５図参
照）、グローバルフレーム受信完了信号GL2が“1"にな
る。次に、グローバルアドレスが検出された時刻t2後、
セット時間TSETが経過したときにタイムアウト信号が
“1"になると、ナンド回路９の出力は活性になり、した
がって、グローバルフレーム受信完了信号GL2は、次の
クロックの立上りで反転する。その結果、同期化信号S
YNCは再び不活性になる。このようにして、同期化信号S
YNCは、フレームチェック信号GL1が活性にされたという
条件のもとで、すなわち、フレームチェック信号がラッ
チされているとき、タイムアウト信号TOUTに同期して１
クロックの期間、活性になり、カウンタ3,4,5をそれぞ
れ0H,FH,FHにプリセットする。その結果、上位カウンタ
45の下位５ビットはグローバルアドレスの検出後、TSET
＝48μｓが経過したときに1FHにプリセットされ、上位
アドレスの計数が開始される。
号SYNCは不活性であり、したがってＪ−Ｋ−FF8のＫ入
力は不活性である。このとき、Ｊ入力、すなわちフレー
ムチェック信号GL1が“1"になると、クロック信号の最
初の立上りで、このＪ入力はラッチされ（第５図参
照）、グローバルフレーム受信完了信号GL2が“1"にな
る。次に、グローバルアドレスが検出された時刻t2後、
セット時間TSETが経過したときにタイムアウト信号が
“1"になると、ナンド回路９の出力は活性になり、した
がって、グローバルフレーム受信完了信号GL2は、次の
クロックの立上りで反転する。その結果、同期化信号S
YNCは再び不活性になる。このようにして、同期化信号S
YNCは、フレームチェック信号GL1が活性にされたという
条件のもとで、すなわち、フレームチェック信号がラッ
チされているとき、タイムアウト信号TOUTに同期して１
クロックの期間、活性になり、カウンタ3,4,5をそれぞ
れ0H,FH,FHにプリセットする。その結果、上位カウンタ
45の下位５ビットはグローバルアドレスの検出後、TSET
＝48μｓが経過したときに1FHにプリセットされ、上位
アドレスの計数が開始される。
次に本実施例の動作を説明する。
第６図は本実施例の通信システムの動作を示すタイム
チャートである。
チャートである。
各２次局は絶えず通信路をモニタし、通信路上に出力
されたフレームのアドレス部がFFHである場合には、グ
ローバルアドレス検出信号FAを生成して内部タイマを起
動する。CRC演算結果が０の場合には、各２次局はそれ
ぞれの同期化回路７にフレームチェック信号GL1を出力
する。その結果、同期化回路７は、グローバルアドレス
FFHが検出された時刻から48μｓ後、すなわち、グロー
バルフレームの受信開始からTO＝52μｓ後に同期化信号
SYNCを出力して上位カウンタ45を1FHにプリセットする
と共に、自局のCPUに対し割込み要求をする。各２次局
のCPUは割込み処理として、通信路の信号のメモリへの
書込み制御をDMA制御部に渡し、レスポンス送信時には
メモリから通信路上にデータを読出す。一方、タイマカ
ウンタにおいて、カウンタ345のアップカウント入力の
周波数は256KHzであるので上位カウンタ45の出力は62.5
μｓ毎に歩進し、上位アドレス31,0,1,…が生成され
る。
されたフレームのアドレス部がFFHである場合には、グ
ローバルアドレス検出信号FAを生成して内部タイマを起
動する。CRC演算結果が０の場合には、各２次局はそれ
ぞれの同期化回路７にフレームチェック信号GL1を出力
する。その結果、同期化回路７は、グローバルアドレス
FFHが検出された時刻から48μｓ後、すなわち、グロー
バルフレームの受信開始からTO＝52μｓ後に同期化信号
SYNCを出力して上位カウンタ45を1FHにプリセットする
と共に、自局のCPUに対し割込み要求をする。各２次局
のCPUは割込み処理として、通信路の信号のメモリへの
書込み制御をDMA制御部に渡し、レスポンス送信時には
メモリから通信路上にデータを読出す。一方、タイマカ
ウンタにおいて、カウンタ345のアップカウント入力の
周波数は256KHzであるので上位カウンタ45の出力は62.5
μｓ毎に歩進し、上位アドレス31,0,1,…が生成され
る。
１次局は基本送信周期2TO＝125μｓ毎に、各２次局に
対し、順次にコマンド0RX,1RX,2RX,…15RXを送信し、各
２次局は、それぞれのCPUの制御により、メモリから通
信路上にレスポンスを読出す。通信路上にフラグシーケ
ンスが検出されると、その検出タイミングで上位アドレ
スカウンタ45の出力がサンプリングされ、メモリの上位
アドレス部に与えられる。一方、フラグシーケンスが検
出されると、下位アドレス発生器は当該フレームの受信
データ（０リムーブされたデータ）のバイト数を計数
し、その計数出力をメモリの、現在、タイマカウンタか
ら出力されている上位アドレスに属する下位アドレス部
に与える。DMA制御部は、通信路上のデータを該当する
下位アドレスに書込む。
対し、順次にコマンド0RX,1RX,2RX,…15RXを送信し、各
２次局は、それぞれのCPUの制御により、メモリから通
信路上にレスポンスを読出す。通信路上にフラグシーケ
ンスが検出されると、その検出タイミングで上位アドレ
スカウンタ45の出力がサンプリングされ、メモリの上位
アドレス部に与えられる。一方、フラグシーケンスが検
出されると、下位アドレス発生器は当該フレームの受信
データ（０リムーブされたデータ）のバイト数を計数
し、その計数出力をメモリの、現在、タイマカウンタか
ら出力されている上位アドレスに属する下位アドレス部
に与える。DMA制御部は、通信路上のデータを該当する
下位アドレスに書込む。
DMA制御部がすべての２次局についてフレームの種別
毎に通信路上のデータの書込みを終了すると、CPUは主
プログラムに復帰し、書込まれたデータに基づいて主プ
ログラムを実行する。
毎に通信路上のデータの書込みを終了すると、CPUは主
プログラムに復帰し、書込まれたデータに基づいて主プ
ログラムを実行する。
以上説明したように本発明は次の効果を有する。
（１）１次局は各２次局へ基本送信周期毎に、順次にコ
マンドを送信し、各２次局のタイマカウンタは基本送信
周期に同期して該周期の1/2の時間間隔毎に上位アドレ
スを生成することにより、各２次局が、通信路上のコマ
ンドおよびレスポンスを受信する時間と上位アドレスを
生成する期間とをほぼ一致させることができ、それによ
って、１次局からすべての２次局へ送信されるコマン
ド、および自局以外のすべての２次局から１次局へ送信
されるレスポンスを２次局のアドレス毎に、かつ、フレ
ームの種別毎にモニタすることができる。その結果、各
２次局は必要とする他の２次局のデータを一々、１次局
から供給されなくてもそれを保持することができるの
で、２次局が協働して行う並行処理のリアルタイム性が
保証される。さらに、データの書込を直接メモリアクセ
スによって行うので、モニタ処理の高速化が保証され
る。
マンドを送信し、各２次局のタイマカウンタは基本送信
周期に同期して該周期の1/2の時間間隔毎に上位アドレ
スを生成することにより、各２次局が、通信路上のコマ
ンドおよびレスポンスを受信する時間と上位アドレスを
生成する期間とをほぼ一致させることができ、それによ
って、１次局からすべての２次局へ送信されるコマン
ド、および自局以外のすべての２次局から１次局へ送信
されるレスポンスを２次局のアドレス毎に、かつ、フレ
ームの種別毎にモニタすることができる。その結果、各
２次局は必要とする他の２次局のデータを一々、１次局
から供給されなくてもそれを保持することができるの
で、２次局が協働して行う並行処理のリアルタイム性が
保証される。さらに、データの書込を直接メモリアクセ
スによって行うので、モニタ処理の高速化が保証され
る。
（２）グローバルフレームが誤りなく受信されたことを
条件として最長グローバルフレームの受信終了タイミン
グに同期してタイマカウンタを起動することにより、グ
ローバルフレームの０挿入ビット数に無関係に、各２次
局の上位アドレスの生成タイミングを１次局の送信タイ
ミングに同期させることができる。
条件として最長グローバルフレームの受信終了タイミン
グに同期してタイマカウンタを起動することにより、グ
ローバルフレームの０挿入ビット数に無関係に、各２次
局の上位アドレスの生成タイミングを１次局の送信タイ
ミングに同期させることができる。
（３）同期化信号を２次局のCPUの割込信号として用い
ることにより、通信路上のデータのモニタを割込処理に
よって実行し、モニタが終了すると主プログラムに復帰
して、モニタされたデータに基づいて主プログラムを実
行することができる。
ることにより、通信路上のデータのモニタを割込処理に
よって実行し、モニタが終了すると主プログラムに復帰
して、モニタされたデータに基づいて主プログラムを実
行することができる。
第１図は１対Ｎマルチドロップ方式の通信システムのブ
ロック図、第２図は本発明のタイマカウンタの構成図、
第３図は第１図の各２次局に設置されているメモリのア
ドレスマップを示す図、第４図は受信シーケンス時間T
SEQ、およびセット時間TSETの説明図、第５図は第２図
の同期化回路７の動作を説明するタイミングチャート、
第６図は本発明の通信システムの一実施例の動作を示す
タイムチャートである。 １……１次局、 20,21,22,2N-1……２次局、 3,4,5……カウンタ、 ６……ラッチ回路、 ７……同期化回路、 ８……Ｊ−Ｋ−FF、 ９……ナンド回路、 10……内部タイマ、 ｆ……フレーム同期信号、 SYNC……同期化信号、 GL1……フレームチェック信号、 GL2……グローバルフレーム受信完了信号、 TOUT……タイムアウト信号、 RX……コマンド、 TX……レスポンス、 TSET……セット時間、 TSEQ……受信シーケンス時間、 TO……最長フレーム送信時間、 FA……グローバルアドレス検出信号。
ロック図、第２図は本発明のタイマカウンタの構成図、
第３図は第１図の各２次局に設置されているメモリのア
ドレスマップを示す図、第４図は受信シーケンス時間T
SEQ、およびセット時間TSETの説明図、第５図は第２図
の同期化回路７の動作を説明するタイミングチャート、
第６図は本発明の通信システムの一実施例の動作を示す
タイムチャートである。 １……１次局、 20,21,22,2N-1……２次局、 3,4,5……カウンタ、 ６……ラッチ回路、 ７……同期化回路、 ８……Ｊ−Ｋ−FF、 ９……ナンド回路、 10……内部タイマ、 ｆ……フレーム同期信号、 SYNC……同期化信号、 GL1……フレームチェック信号、 GL2……グローバルフレーム受信完了信号、 TOUT……タイムアウト信号、 RX……コマンド、 TX……レスポンス、 TSET……セット時間、 TSEQ……受信シーケンス時間、 TO……最長フレーム送信時間、 FA……グローバルアドレス検出信号。
Claims (3)
- 【請求項１】１次局から２次局へのコマンドの送信と当
該２次局から１次局へのレスポンスの返送とが、HDLC伝
送プロトコルに従って、２次局毎に順次に行われる、１
対Ｎマルチドロップ方式の通信システムにおいて、 各２次局に設置され、１次局から通信路上に出力された
各２次局宛コマンドのデータ、および各２次局から通信
路上に出力されたレスポンスのデータが各２次局毎に、
かつ、コマンド、レスポンスの別毎に書込まれるメモリ
と、 各々の２次局に設置され、２次局がグローバルフレーム
を受信する毎に１次局の送信タイミングに同期化され、
０挿入による最大のフレーム長として定められた長さの
フレームを最長フレームと定義するとき、最長フレーム
の送信時間に等しい時間毎に、前記メモリの上位アドレ
スを順次に生成し、通信路上にフラグシーケンスが検出
される毎に、該メモリの上位アドレス部に出力するタイ
マカウンタ手段と、通信路上にコマンドフレームまたは
他の２次局のレスポンスフレームのフラグシーケンスが
検出される毎に、そのフレームのデータのバイト数を計
数し、その計数出力を、現在、メモリに入力されている
上位アドレスに属する下位アドレス部に順次に出力する
下位アドレス発生手段を有し、通信路上のコマンドフレ
ームまたは他の２次局のレスポンスフレームのデータ
の、メモリへの直接書込み制御をするDMA制御手段を有
し、 １次局は、前記最長フレームの送信時間の２倍の時間間
隔で順次に２次局へコマンドを送信することを特徴とす
る通信システム。 - 【請求項２】タイマカウンタ手段は、 グローバルアドレスの検出に同期して起動され、当該グ
ローバルフレームが最長フレームであると仮定したと
き、その最長フレームの受信が完了すべきときタイムア
ウト信号を出力するように設定される内部タイマと、 グローバルデータの誤り検出結果を示すフレームチェッ
ク信号をラッチしてグローバルフレーム受信完了信号を
生成し、グローバルフレーム受信完了信号と前記タイム
アウト信号との論理積を同期化信号として出力する同期
化手段を有し、 該タイマカウンタ手段は、同期化信号によって１次局の
送信タイミングに同期化される請求項１に記載の通信シ
ステム。 - 【請求項３】同期化信号を２次局のCPUの割込信号とす
る請求項２に記載の通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288368A JP2985276B2 (ja) | 1990-10-29 | 1990-10-29 | 通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288368A JP2985276B2 (ja) | 1990-10-29 | 1990-10-29 | 通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211512A JPH05211512A (ja) | 1993-08-20 |
| JP2985276B2 true JP2985276B2 (ja) | 1999-11-29 |
Family
ID=17729298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288368A Expired - Fee Related JP2985276B2 (ja) | 1990-10-29 | 1990-10-29 | 通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985276B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114006950B (zh) * | 2021-09-26 | 2023-10-20 | 北京零壹空间电子有限公司 | 箭上通信方法、系统、计算机设备和存储介质 |
-
1990
- 1990-10-29 JP JP2288368A patent/JP2985276B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211512A (ja) | 1993-08-20 |
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