KR0168224B1 - 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법 - Google Patents

Abstract

본 발명은 주전산기의 통합시험 및 성능측정용 정보처리기의 인터리빙방식 제어방법에 관한 것으로 모니터를 통해 사용자신호를 수신하고, 상기 신호를 중앙처리모듈에서 수신하여 처리하며, 사용자가 지정한 적당한 트리거 지점에서 버스로 전송되는 배가된 속도의 데이터를 배가된 속도로 처리하고, 상기 처리로 배가된 속도(30.3㎱)에 동기적으로 들어오는 버스데이터를 인터리빙방식으로 처리하며, 상기 처리를 위하여 크게 2개로 분할한 메모리를 사용하고, 배가된 속도비트(33㎒)의 하이파이버스에서 구동되는 주전산기의 설계시 시스템 성능 분석을 위해 시스템 버스상에 구동된 데이터를 정확히 저장하는데 충분한 시간을 얻을 수 있으며 50㎒의 배가된 속도 하이파이버스에서도 활용이 가능하여 쉽게 저장·처리할 수 있도록 한 이점이 있다.

Description

주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법

제1도는 본 발명이 적용가능한 주전산기의 고속버스 정보처리기의 구성도.

제2도 (a)는 제1도의 데이터저장모듈의 세부블럭도.

(b)는 제2도(a)에 제공되는 클럭과 데이터의 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 중앙처리모듈 2 : 기능제어모듈

3 : 버스인터페이스모듈 4 : 데이터저장모듈

4-1 : 제1 버퍼 4-1 : 제2 버퍼

4-3 : 제1 메모리 4-4 : 제2 메모리

본 발명은 고속 중형 컴퓨터인 주전산기(이하 주전산기Ⅲ라 칭한다.)의 통합시험 및 성능측정에 필요한 정보처리기의 제어방법에 관한 것으로, 주전산기Ⅲ의 고속 버스 프로토콜로 규정된 하이파이 플러스 버스(HiPi+Bus : 이하 주전산기Ⅲ에 사용되는 버스 프로토콜은 하이파이 버스라 칭한다.)는 규약에 의거한 주전산기Ⅲ의 시스템버스인 공유버스로부터 배가된 속도로 전송되는 데이터를 버스 클럭에 동기화되고, 상기 동기유지로 전송되는 모든 데이터를 감시, 저장, 검색 및 가공하며, 상기 동작을 통해 주전산기Ⅲ에서 이용되는 데이터의 원활한 흐름을 체크하고, 사용자가 현재의 상황을 판단할 수 있도록 한 동작상의 제어방법에 관한 것이다.

종래의 정보처리기는 저속 하이파이 버스(16.5㎒ : 16.5㎒×128bit의 시스템의 성능을 갖는다.)에서 구동되었고 버스 클럭저속(60.6㎱)에 동기적으로 버스 데이터를 읽어들여서 데이터를 처리하였지만, 저속비트(16.5㎒)의 하이파이버스인 경우 저속(60.6㎱)동안에 버퍼모듈에서 데이터저장모듈까지 버스데이타의 저장하여 처리하기 때문에 충분한 시간을 가질 수 있지만, 배가된 속도비트(33㎒)의 하이파이버스에서 구동될 경우 배가된 속도(30.3㎱)동안에 버퍼모듈을 통과하는 시간, 그리고 데이터 저장모듈에 데이터를 저장하기 위해 S-램의 쓰기시간과 버스데이타를 위한 주소 정보를 발생하는 시간을 고려하면, 고속 데이터를 저장하는 고사의 S-램을 사용하여야 하며, 설계시 클럭에 동기를 제어해야하는 문제점이 발생하였다.

따라서 본 발명은 이러한 문제점을 개선코자 배가된 속도 하이파이버스에서 사용되는 버스클럭(배가된 속도(30.3㎱))에 동기할시 메모리를 인터리방식으로 제어하고, 상기 버스클럭(30.3㎱)에 해당하는 배가된 속도비트(33㎒)의 하이파이버스상에 구동된 데이터를 정확히 저장하는데 충분한 시간을 얻을 수 있으며 50㎒의 배가된 속도 하이파이버스에서도 활용이 가능한 특징을 지닌다.

즉, 본 발명은 제어신호에 응하여 복수의 버퍼중의 하나의 버퍼를 버스클럭신호에 동기되어 선택하는 제1 단계와; 버스인터페이스로부터 선택된 버퍼로 전송된 데이터를 전송하는 제2 단계와; 상기 전송된 버스 데이터를 버퍼래치클럭에 따라서 소정의 시간동안 버퍼에 래치하는 제3 단계와; 상기 래치클럭에 의해 래치되는 데이터를 복수의 메모리로 전송하고, 상기 전송은 복수의 메모리중 한 개의 메모리가 메모리인에이블신호에 동기되는 것으로, 상기 전송이 이루어지는 제4 단계로 동작하는 인터리빙 방식으로 데이터저장모듈이 제어됨을 특징으로 하는 주전사기의 통합시험 및 성능측정용 정보처리기의 제어방법을 제공하려는 것이다.

이하 도면의 참조로 본 발명의 실시예를 상세히 설명하면 다음과 같다.

제1도는 본 발명이 적용가능한 주전산기Ⅲ의 고속버스 정보처리기의 구성도로써 마이크로 컨트롤러의 프로세서와 로컬 메모리 어드레스메핑 컨트롤러로 이루어지고, 공유버스상의 데이터 흐름을 사용자에게 모니터 프로그램으로 제공하며, 상기 주전산기Ⅲ의 통합 시험 및 성능 측정에 필요한 제어를 하는 중앙처리모듈(1)과; 배가된 속도 하아파이버스에서 구동시 제동되는 클럭에 동기하고, 상기 동기화를 통해 버스로 전송되는 데이터가 트리거 조건과 일치하는지를 비교하며, 상기 비교를 통해 데이터저장모듈(4)을 통제하는 기능제어모듈(2)과; 배가된 속도 하이파이 버스상에서 구동되는 버스 데이터를 정보처리기로 래치하고, 상기 래치된 버스데이타를 임시 버퍼에 저장하여 다음 모듈로 전송하는 버스인터페이스모듈(3)과; 버스인터페이스모듈(3)에 의해 기능제어모듈(2)과 데이터저장모듈(4)에 배가된 속도(30.3㎱)로 전송하고, 중앙처리모듈(1)의 제어로 배가된 속도로 전송되는 데이터를 저속의 메모리에 수용하기위해 인터리빙방식으로 크게 메모리를 두 개로 분할하여 사용하며, 상기 분할된 메모리에 저장된 데이터는 사용자에게 제공할 수 있도록 하는 데이터저장모듈(4)로 이루어진다.

제2도 (a)는 제1도의 데이터저장모듈(4)의 세부블럭도로써 배가된 속도의 한 주기에 동기하는 제1 버퍼(4-1)에 연결된 제1 메모리(4-3) 및, 제2 버퍼(4-2)에 연결된 제2 메모리(4-4)는 데이터저장모듈(4)을 구성하고, 상기 제1 및 2 메모리는 인터럽트 버스상에서 인터리빙방식으로 전송한 데이터를 수신하며, 상기 수신된 데이터에 구동하기 위해서 제1 메모리(4-3)와 제2 메모리(4-4)는 한 차례씩 번갈아가며 구동해서 배가된 속도의 데이터저장모듈(4)로써 작용한다.

제3도 (b)는 제2도 (a)에 제공되는 클럭과 데이터의 타이밍도로써 버스클럭(11)과, 버스데이타(12)와, 제1 래치클럭(13)과, 제2 래치클럭(14)과, 제1 버퍼(4-1)의 데이터(15)와, 제2 버퍼(4-2)의 데이터(16)와 제1 메모리인에이블신호(17) 및, 제2 메모리인에이블신호(18)로 이루어진 클럭신호이다.

상기 클럭의 작용을 구체적으로 설명하면, 상기 제1 래치클럭이 라이징에지시 액티브되면 첫 번째(①)와 세 번째(③)의 버스데이타를 래치하고, 상기 래치한 짝수번째 버스데이터를 제1 버퍼(4-1)에 저장하며, 상기 제1 버퍼(4-1)에 저장된 제1 버퍼데이타는 제1 메모리인에이블신호가 라이징에지시 액티브되면 제1 메모리(4-3)로 래치시키고, 상기 래치로 버스인터페이스모듈(3)상에 있는 버스데이터는 데이터저장모듈(4)로 전송되고, 상기 제2 래치클럭이 라이징에지시 액티브되면 두 번째(②)와 네 번째(④)의 버스데이타를 래치하고, 상기 래치한 짝수번째 버스데이터를 제2 버퍼(4-2)에 저장하며, 상기 제2 버퍼(4-2)에 저장된 제2 버퍼데이터는 제2 메모리인에이블신호가 라이징에지시 액티브되면 제2 메모리(4-4)로 래치시키고, 상기 래치로 버스인터페이스모듈(3)상에 있는 버스데이터는 데이터저장모듈(4)로 전송되며, 상기 제1 및 제2 래치클럭은 상기 버스클럭의 두주기동안 한주기동작을 행하고, 상기 제1 래치클럭은 제2 래치클럭보다 반주기 빠르게 동작되며, 상기 제1 및 제2 메모리인에이블신호는 상기 버스클럭의 두주기동안 한주기동작을 행하고, 상기 제1 메모리인에이블신호는 제2 인에이블신호보다 반주기 빠르게 동작되며, 상기 제1 래치클럭의 반주기동작과정이 끝나서 제2 래치클럭이 폴링되면 상기 제1 메모리인에이블신호가 라이징에지시 액티브되고, 상기 라이징에지시 액티브로 제1 버퍼(4-1)에 저장된 버스데이타를 제1 메모리(4-3)로 래치하는 동작이 수행되며, 상기 제2 래치클럭의 반주기동작과정이 끝나서 제2 래치클럭이 폴링되면 상기 제2 메모리인에이블신호가 라이징에지시 액티브되고, 상기 라이징에지시 액티브로 제2 버퍼(4-2)에 저장된 버스데이터를 제2 메모리(4-4)로 래치하는 동작이 수행되는 클럭의 동작을 통해 버스데이터의 홀수데이터(1, 3...)는 순차적으로 제1 버퍼(4-1)를 통해 제1 메모리(4-3)로 로드되고, 상기 버스데이타의 짝수데이타(2, 4...)는 순차적으로 제1 버퍼(4-1)를 통해 제2 메모리(4-4)로 로드되도록 하는 동작을 제1 메모리(4-3)와 제2 메모리(4-4)가 순차적으로 한 번씩 구동하여 메모리자체의 속도보다 배가된 속도로 동작할 수 있다.

상기 구성의 동작을 설명하면, 백플랜의 공유버스 상에서 각각의 보드들간의 하이파이 플러스 버스에 의해 서로 통신할 때 사용자는 모니터를 통해 사용자신호를 입력하고, 상기 입력된 신호는 중앙처리모듈(1)을 제어하며; 상기 제어로 공유버스의 293개의 신호선으로 정보처리기의 버스인터페이스모듈(3)을 통해 측정하고자 하는 시스템간에 교환되는 신호를 읽어들이고, 상기 작업을 수행후 기능제어모듈(2)과 데이터저장모듈(4)은 수신된 측정하고자 하는 시스템간에 버스데이터가 모니터에서 지정한 사용자신호의 트리거 조건과 일치하는지 확인하며; 상기 신호가 사용자신호의 트리거조건과 일치하면 정지 신호를 중앙처리모듈(1)에 보내고, 중앙처리모듈(1)이 측정하고자 하는 시스템간의 버스데이터는 데이터저장모듈(4)에 인터리빙방식으로 제1 버퍼(4-1)에 연결된 제1 메모리(4-3)에서 1차 동작을 수행하면 재차 제2 버퍼(4-2)에 연결된 제2 메모리에서 2차 동작을 수행하고; 상기 동작을 행하는 메모리는 60.6㎱로 구동하지만 인터리빙방식을 사용한 2중화된 메모리에서 분산처리하므로 배가된 속도(30.3㎱)로 동작을 수행하고, 상기 동작중에 상기 수신된 정지신호로 인해 데이터저장모듈(4)에 저장하던 동작을 중지시키며, 사용자의 의도에 따라 정보처리기의 동작 중에 저장된 버스데이터를 데이터저장모듈(4)에서 읽어 사용자가 볼 수 있도록 보여주므로 사용자로 하여금 주전산기Ⅲ의 공유버스상의 신호들의 흐름을 확인케하고 상기 확인을 통해 시스템테스트를 가능하게 배가된 속도 주전산기Ⅲ의 통합시험 및 성능측정용 정보처리기의 동작이다.

상기 기능제어모듈은 종래의 297비트의 버스데이터를 저장하기 위한 32×128의 크기를 갖는 메모리 뱅크가 10개로 구성되어 있고, 상기 메모리뱅크와 같은 크기의 메모리뱅크를 20개로 하여 크게 두 모듈로 나누며, 상기 나누어진 제1 버퍼에 연결된 제1 메모리와 제2 버퍼에 연결된 제2 메모리를 구동시 인터리빙방식을 이용하고, 배가된 속도(30.3㎱)에 동기적으로 들어오는 데이터를 60.6㎱의 클럭으로 동기화하며, 배기된 속도(30.3㎱)의 클럭 속도로 버스데이터를 수신하게되므로 저속의 메모리를 사용하여 배가된 속도의 버스데이터를 수신가능케하고, 상기 저속의 메모리를 인터리빙방식을 이용하여 구성하여도 실제 데이터버스에 제공되는 클럭은 배가된 속도비트(33㎒)의 배가된 속도 클럭주파수가 사용되는 것이다.

상기 배가된 속도로 처리하는 정보처리기는 배가된 속도비트(33㎒)의 하이파이버스에서 구동되는 주전산기Ⅲ의 설계시 시스템 성능 분석을 위해 시스템 버스상에 구동된 데이터를 정확히 저장하는데 충분한 시간을 얻을 수 있으며 50㎒의 배가된 속도 하이파이버스에서도 활용이 가능하다.

이상과 같이 본 발명은 사용자가 지정한 적당한 트리거 지점에서 버스로 전송되는 배가된 속도의 데이터를 관찰할 수 있도록 배가된 속도(30.3㎱)에 동기적으로 들어오는 버스데이터를 인터리빙방식으로 처리하고, 상기 처리를 위하여 크게 2개로 분할한 메모리를 사용하며, 종래의 저 속의 메모리로도 배가된 속도의 데이터를 쉽게 저장·처리할 수 있도록 한 이점이 있다.

Claims (7)

1. 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법에 있어서, 제어신호에 응하여 복수의 버퍼중의 하나의 버퍼를 버스클럭신호에 동기되어 선택하는 제1 단계와; 버스인터페이스로부터 선택된 버퍼로 전송된 데이터를 전송하는 제2 단계와; 상기 전송된 버스 데이터를 래치클럭에 따라서 소정의 시간동안 버퍼에 래치하는 제3 단계와; 상기 래치클럭에 의해 래치되는 데이터를 복수의 메모리로 전송하고, 상기 전송은 복수의 메모리중 한 개의 메모리가 메모리인에이블신호에 동기되는 것으로, 상기 전송이 이루어지는 제4 단계로 동작하는 인터리빙방식으로 데이터저장모듈이 제어됨을 특징으로 하는 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법.
2. 제1항에 있어서, 상기 래치클럭중에서 임의의 제1 래치클럭이 라이징에지시 액티브되면 홀수번째 버스데이터를 래치하고, 상기 래치클럭의 액티브 상태에서 짝수번째 버스데이타를 N번째버퍼에 래치하며, 상기 버퍼중에서 임의의 N번째버퍼에 래치된 N번째버퍼데이터는 제1 메모리인에이블신호가 라이징에지시 액티브되면 제1 메모리로 N번째버퍼에 래치된 버스데이터를 전송하고, 상기 과정을 통해 버스인터페이스모듈상에 있는 버스데이터는 데이터저장모듈로 전송되도록 제어함을 특징으로 하는 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법.
3. 제1항에 있어서, 상기 래치클럭중에서 임의의 제2 래치클럭이 라이징에지시 액티브되면 짝수번째 버스데이터를 래치하고, 상기 래치클럭의 액티브 상태에서 짝수번째 버스데이타를 N+1번째버퍼에 저장하며, 상기 버퍼중에서 임의의 N+1번째버퍼에 저장된 N+1번째버퍼데이터는 제2 메모리인에이블신호가 라이징에지시 액티브되면 제2 메모리로 N+1번째버퍼에 래치된 버스데이터를 전송하고, 상기 과정을 통해 버스인터페이스모듈상에 있는 버스데이터는 데이터저장모듈로 전송되도록 제어함을 특징으로 하는 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법.
4. 제2항 또는 3항에 있어서, 상기 제1 및 2 래치클럭은 상기 버스클럭의 두주기동안 한주기동작을 행하고, 상기 제1 래치클럭은 제2 래치클럭보다 반주기 빠르게 동작되도록 제어함을 특징으로 하는 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법.
5. 제2항 또는 3항에 있어서, 상기 제1 및 2 메모리인에이블신호는 상기 버스클럭의 두주기동안 한주기동작을 행하고, 상기 제1 메모리인에이블신호는 제2 인에이블신호보다 반주기 빠르게 동작되도록 제어함을 특징으로 하는 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법.
6. 상기 제2항 또는 3항에 있어서, 상기 제1 래치클럭의 반주기동작과정이 끝나서 제2 래치클럭이 폴링되면 상기 제1 메모리인에이블신호가 라이징에지시 액티브되고, 상기 라이징에지시 액티브로 제1 버퍼에 래치된 버스데이터를 제1 메모리로 전송하는 동작이 수행되도록 제어함을 특징으로 하는 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법.
7. 상기 제2항 또는 3항에 있어서, 상기 제2 래치클럭의 반주기동작과정이 끝나서 제2 래치클럭이 폴링되면 상기 제2 메모리인에이블신호가 라이징에지시 액티브되고, 상기 라이징에지시 액티브로 제2 버퍼에 래치된 버스데이터를 제2 메모리로 전송하는 동작이 수행되도록 제어함을 특징으로 하는 주전산기의 통합시험 및 성능측정용 정보처리기의 제어방법.