JPH01501103A - 機器から応答信号を誘導する装置及びその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 機器から応答信号を；導　る装！　びその　２［発明の分野］ 本発明は自動試験装置、詳しくは被測定装置がら応答を引き出す装置に使用され る応答誘導装置（ｓｔ　ｉｉｕ　Ｉａｔｏｒ　：スチミュレータ）に関する。

［従来例の簡単な説明］ 試験中の機器を刺激するためのデジタル・データ・パターン作り出す試みは数多 くなされている０例えば、航空機のレーダ装置を試験する場合には、レーダ装置 から応答を引き出すために、異ったパターンを表す応答誘導信号（Ｓｔｉｌｌｕ ｌｕＳ：スチミュラス）をレーダ装置に供給する必要がある。得られた応答は、 装置の動作状態を決定するために、予測結果或いは所望結果と比較される。試験 しようとする機器の数は、自動試験装置からのデジタル・データ・パターンの発 生速度に依存するので、従来は、応答誘導装置から送出される応答誘導信号のデ ータ速度を増すことに努力が払われていた。この従来の考え方は、“新技術用の 高速デジタル試験能力”と題する記事（本発明の発明者が著者の一人である）中 に述べられている。この記事の中で、並列／直列・シフト・レジスタとメモリと を用いてデータ速度を高める技術思想が開示されている。上記の記事が書がれな 当時、自動試験装置の動作効率は、データ速度を増せば大幅に上昇すると考えら れていた。しかしながら、動作効率の評価が進むにつれ、低データ速度で試験を する必要のある機器数が現実に多いために低データ速度及び高データ速度の両方 を発生する応答誘導装置が必要であることが判明した。

［本発明の詳細な説明コ 本発明は、高データ速度と低データ速度とを発生できる自動試験装置用の応答誘 導装置を提供することである。

このため、制御器（本発明ではマイクロプロセッサ）からのデータ（パターンを 現す）を１６にのＲＡＭに並列に加えて記憶する。特別なパターンに間し高デー タ速度が必要であれば、制御器はメモリをアドレスして上記パターンを高速シフ ト・レジスタに加える０次に、パターンのデータ・ビットはシフト・レジスタに おいてシフトされ、幾つかのロジック回路を介して出力端から直列に出力され、 試験中の機器を高データ速度で応答誘導する。

この試験中の機器がより低いデータ速度を必要とする場合或いは制御器から実時 間の応答誘導を必要とする場合には、シフト・レジスタは試験中の機器に対して データを並列に出力して機器を応答誘導する。

従って、本発明の目的は、低速度及び高速度で応答誘導信号を発生することがで きる自動試験装置の応答誘導装置を提供することである。

本発明の他の目的は、自動試験装置の他の構成部分と共に動作する（協働する） 応答誘導装置を提供することである。

添付の図面を参照して説明される本発明の実施例により、本発明の上記の目的及 び特徴は更に明瞭となり、本発明自体も充分に理解されよう。

［図面の簡単な説明〕 第１図は自動試験装置の簡単なブロック図、第２図は本発明の１好適実施例を示 すブロック図、第３図は第２図に示す実施例のタイミング図である。

Ｅ本発明の詳細な説明コ 第１図は自動試験装置２を示すブロック図であり、第１図に示す自動試験装置２ はこの装置に接続される任意の数の機器を試験するのに使用される。簡潔に説明 すれば、被試験機器４は駆動ライン６及び受信ライン８を介して自動試験装ｙＬ ２に接続される。自動試験装置２は、機器４を応答誘導するために信号を駆動ラ イン６を介して機器４に送出する。応答誘導信号に応じて機器４から出力する信 号は、受信ライン８を介して、自動試験装置２に転送される。従って、自動試験 ｗ２は、応答誘導信号を発生すると共に、被試験機器からの応答信号を受けて解 析し、被試験機器の動作状態を判断する。　自動試験装置２は、バス１２を介し て応答誘導装２１４及び応答器１６に接続した制御器１０を有する０図示の実ａ 例ロプロセッサが使用できる。被測定機器を特別なパターンにより試験したい場 合には、制御器１０は上記パターンを示すデータを、命令（インストラクション ）と共に、応答誘導装置１４に加える。応答誘導装置１４は、データ及び命令を 受けると、このデータ及び命令に対応する応答誘導信号を駆動器１８に出力する 。この駆動器１８は、ジョン・エム・ウェイツクにより出願されて本出願人に譲 渡された米皿特許出願第９３４．５８８号に記載されている。応答誘導信号は駆 動器１８を介して被測定装置ｉ！４に加えられる。応答誘導信号に応答する信号 は、被測定機器４から自動測定装置２の受信部２０に送られる。受信部２０は、 ジョセフ・ランボーン及びマイゲル・ウゲンテイにより出願されて本出願人譲渡 された米国特許出願第０２４．２４６号に記載されている。受信部２０からの信 号は応答器１６に送られる。この応答器１６は、本出願の発明者により出願され て本出願人に譲渡された米国特許出願第９１４．４４０号に記載されている。応 答器１６の出力（被測定機器４の応答を現す）は制御器１０に供給され、被測定 機器４の動作状態が判定される。

自動測定装置２には、応答誘導装置１４及び応答器１６の動作を夫々制御する２ 組の制御回路２２．２４があることに留意されたい、制御器８２２．２４は公知 の構成の回路であり、応答誘導装置１４及び応答器１６の制御ラインに情報を転 送するのに使用される。第１図では１つの被試験機器４のみが自動試験装置２に 接続されているが、被測定機器４と同種の複数の被測定機器を上記自動試験装置 に接続可能である。この場合、被測定機器の数に対応する数の応答誘導装置、駆 動器、応答器、受信部が自動測定装置内に設けられる。更に、第１図に示すバス は全て従来のものであり、双方向パスライン１２はモトローラ社により製作され ているＶＭＥバスである。

第２図に示す応答誘導装置１４について説明する０図示の如く、応答誘導装置１ ４は５つの主要部品を有する。

即ち、双方向性バス駆動器Ｚ１、並列／直列４ビツト・シフト・レジスタＺ２、 メモリｚ３、インバータ・ゲー）−２４及びフリップ・フロップｚ５である。先 ず、双方向性バス駆動器Ｚ１について説明する０図示の如く、ビン２，３．４及 び５は、夫々バッファ・データラインＢＤＡＴＯ，ＢＤＡＴＩ、ＢＤＡＴ２及び ＢＤＡＴ３を介して、制御器１０（第２図には図示せず）に接続している。更に 、バス駆動器Ｚ１のビン１８．１７．１６及び１５は、夫々シフト・レジスタＺ ２のビン４，５．７及び８に接続すると共に、夫々メモリＺ３のビン１ヲ、１４ ．１３及び１２にも接続している。双方向性バス駆動器Ｚ１は、ラインＢＥＮ及 びライン（ＡからＢ）を介して、制御回路２２（第１図参照）により制御される 。

メモリＺ３は、入力端ＡＯ〜Ａｌｌに夫々接続したアドレスラインＢＡＤＲＯ〜 ＢＡＤＲＩ　１を有し、入力／出力ボートｌ１０１〜ｌ１０４に双方向性バス・ バッファｚ１から加えられたデータを、このアドレスラインを介して入力される アドレス信号に基づいてメモリ内の所定のアドレスに記憶する。メモリＺ３を制 御するために、ラインＭＷＲ及びＭ　Ｅ　Ｎが使用される。これらの全制御ライ ンは制御器Ｎ２２に接続している。

並列／Ｙ！：列シフト・レジスタＺ２は出力ｆｆＱ　Ｏ＋　Ｑ　１　＋Ｑ２及び Ｑ３を有し、これらの出力端ＱＯ，Ｑ１．Ｑ２及びＱ３は夫々入力端Ｄｏ、Ｄｉ 、Ｄ２及びＤ３に対応する。出力＠Ｑｌ〜Ｑ３はライン５ＬＳ１．５ＬＳ２及び ５ＬＳ３を介して駆動器１８（第１図）に接続している。一方、出力端ＱＯはイ ンバータＺ４に接続している。

シフト・レジスタＺ２は動作ラインＳｏ、ＳＬ、ＦＲ３Ｔ及びＳＴＩＭＣＬＫを 介して制御される。ラインＳＯ及びＳｌはシフト・レジスタＺ２を４つの異った 動作モードにシフトするのに使用され、ラインＦＲ３Ｔはリセット用であり、ラ インＳＴＩＭＣＬＫはメモリ用のタイミングに使用される。

上述したように、シフト・レジスタｚ２の唯一の出力端ＱＯは、インバータＺ４ に接続され、応答誘導装置１４を低データ速度或いは高データ速度のいずれかで 動作させるかを決定するのに使用される０図示の如く、インバータＺ４は５つの Ａ　Ｎ　ＤゲートＺ４Ａ〜Ｚ４Ｅを有する。第２図の実施例では、インバータＺ ４は２種類の入力を受けるだけなので、ＡＮＤゲートＺ４Ａ及び２４Ｂの入力端 は接地されている。ＡＮＤゲートＺ４Ｃは高速動作用であり、２４Ｃの一方の入 力端にはシフト・レジスタＺ２の出力が加えられる。ＡＮＤゲートＺ４Ｄは低速 動作用であり、Ｚ４Ｄの一方の入力端にはメモリＺ３の入出力ボートｌ１０１に 入力されるデータが入力する。

ＡＮＤゲートＺ４Ｃ及びＺ４ＤはＡＮＤゲー）−Ｚ４Ｅに接続し、このゲートＺ ４Ｅの出力はフリップ・フロップｚ５の入力端りに供給される。フリットフロッ プＺ５は、誘導信号として使用されるデータを駆動器１８（第１図）に出力する バッファとして使用される。

次に動作について説明する０Ｍ御器１０は４ビツトのデータを、ライフＢＤＡＴ Ｏ乃至ＢＤＡＴ３を介シテ、双方向性バス・バッファＺ１に加える。ライン（Ａ ｔＯＢ）上の信号レベルが高くて且つラインＢＥＮがイネーブルされていれば、 制御器１０からのデータは、バッファＺ１のビン２．３．４及び５を介して対応 する出力ビン１８，１７．１６及び１５に転送される。ラインＢＥＮがイネーブ ルされていない場合には、制御器１０から供給されたデータはバッファＺｌ内に 止まることに留意されたい、一方、ライン（ＡｔｏＢ）上の信号レベルが低くて 且つラインＢＥＮがイネーブルされていれば、バツファＺ１内のデータは制御器 １０に戻されることにも留意されたい０次に掲げるＩＣチップが双方向性バス・ バッファＺ１として使用可能である。即ち、テキサス・インスツルーメンツ（Ｔ ｅｘａｓ　１ｎｓｔｒｕＩｌｅｎｔｓ）社のＳ　Ｎ　５４ＡＬＳ２４５ＰＨ−０ ０、シダネチツクス（Ｓ　ｉｇｒ＋ｅｔ　１ｃｓ）社の５５４ＬＳ２４５Ｇ、及 び７ｘアチヤイルド（Ｆａｉｒｃｈｉｌｄ）社の５４Ｆ２４５である。

バッファＺｌ内のデータはメモリＺ３に記憶されなくてはいけない場合を考える 。メモリＺ３は１６にのＲＡＭであり、このＲＡ　Ｍは部品番号ＩＭＳ１４２０ 　４５のＩＮＭＯ５により製作されているので、４，０００アドレス（正確には ４，０９６アドレス）が使用可能である。上述した如く、ラインＢＡＤＲＯ乃至 ＢＡＤＲＩＩは、４ビツト・データを所定の記憶位置に記憶するのに使用される と共に、記憶されたデータをコマンドに応じて上記記憶位置から読み出すのに使 用される。メモリＺ３へのデータの読込み及びこのメモリＺ３からのデータの読 み出しは、ラインＭＷＲ及びＭＥＮを介して行われる０例えば、入力／出力ボー トエ１０１〜ｌ１０４上の４ビツト・データを、０から４，０００に相当する２ 進数を有するアドレス・ライン上の信号で特定される記憶位置に記憶するには、 ラインＭＷＲ及びＭＥＮをイネーブルとする。これとは逆に、メモリＺ３からメ モリＺ３に記憶されているデータを除去するには、ラインＭＥＮをイネーブルす ると共にラインＭＷＲ上の信号レベルを低レベルとする。この例では、ラインＢ ＡＤＲＯ〜ＢＡＤＲＩＩ上の２進数アドレスに対応する記憶位置に記憶されたデ ータが、入力ボートエ１０１〜ｌ１０４上に現れる。

メモリＺ３内の４，０００のアドレスの任意のアドレスを使用可能にすることに より、制御器１０はＯから４゜０００までの任意の数のアドレス・ラインを付勢 （ｌｏａｄｕｐ）　することができ、外部カウンタの動作を開始させて指定アド レス・ラインを０から増加させることができる。この為、メモリＺ３中のデータ を予め設定した速度に応じてシフト・レジスタＺ２（例えば、シダネチツクス社 の３５４Ｆ１９４Ｇチツプ）に転送できる。尚、上記の予め設定した速度とは、 クロック周波数及びメモリｚ３の最大動作速度により決められるデータ転送速度 である。

メモリＺ３からデータが一旦シフト・レジスタＺ２に転送されると、転送された データはシフト・レジスタ２２のライン５ＬＳ１．５ＬＳ２及び５ＬＳ３から直 ちに引き出すことができる（即ち直ちに利用可能である）。

ラインＳＯ及びＳ１上の信号を制御することにより、シフト・レジスタＺ２は４ つの異ったモードで動作可能である。第１のモードでは、シフト・レジスタｚ２ はラインＳ　Ｔ　Ｉ　Ｍ　ＣＬ　Ｋからのクロック・パルスを無視することによ りオフ状態に止まる。第２のモードでは、入力ビン４，５．７及び８上のデータ はその種類の如何を問わずライン夫々１９，１８．１７及び１５に並列出力され る。一方、第３のモードでは、シフト・レジスタＺ２に入力されたデータは左方 向（図面上）にシフトされ、更に、第４のモードでは、データは右方向にシフト される。

本実施例では、データを高速で出力したいならば、直列左方向シフト・モードを 使用する。メモリＺ３の最大動作周波数は２０ＭＨｚであり、シフト・レジスタ Ｚ２の最大動作周波数は５０λ’ｒＨｚｌ：：ので、２つの異った動作速度（即 ち高速及び低速）を応答誘導装置１４において使用可能である。換言すれば、メ モリｚ３からシフト・レジスタにロードされたデータは、並列或いは直列のいず れかで出力される。インバータＺ４及びフリップ・７０ツブｚ５は、シフト・レ ジスタＺ２と組合わせると、応答誘導装置１４を高速に或いは低速で使用するこ とができる。

応答誘導装置１４を高速で動作させるためには、メモリＺ３からシフト・レジス タｚ２にデータを並列入力する。しかし、データをシフト・レジスタＺ２から並 列出力する代りにラインＳＯ及びＳｌをイネーブルすると、シフト・レジスタＺ ２を左方向シフト・モードにすることになる。このようにすれば、次の４タロツ ク・パルスでは、メモリＺ３からシフト・レジスタＺ２にストローブされたデー タは、出力端ＱＯから直列データとして転送される。シフト・レジスタｚ２の動 作周波数は約毎秒ジＯ万ビットの出力制限を有するので、応答誘導装置１４は、 インバータＺ４及びフリップ・フロップＺ５と共に、毎秒５０万の応答誘導信号 を出力することができる。

更に簡潔に説明すれば、シフト・レジスタｚ２を直列モードに設定し且つインバ ータＺ４のラインＨＩＳＰＤをイネーブルすることにより、シフト・レジスタｚ ２に並列に入力されたデータは、フリップ・フロップＺ５から４ビツトの直列信 号としてシフト出力される。従って、この場合のデータ速度は、被測定機器に直 接に且つ並列に出力されるデータ速度の２倍以上である。シフト・レジスタＺ２ 、インバータＺ４及びフリップ・フロップＺ５の組合わせは、実際上、並列・直 列変換を行うので、メモリの動作速度が低速であっても、パターンがメモリから 高速でストローブ・アウトされる。４ビツトがシフト・レジスタＺ２から直列に シフト・アウトする間、制御回路２２は次ぎの４ビツトを取込むようにメモリＺ ３に命令する。このように、メモリＺ３は毎秒約２０万ビツトの速度でのみ動作 しているが、毎秒５０万ビツトが応答誘導装置１４から出力される。

試験中の多くの機器の小部分のみが高データ速度を必要とする場合には、応答誘 導装置１４は、上記の高データ速度を与えると共に、シフト・レジスタＺ２、イ ンバ−夕ｚ４及びフリップ・フロップＺうの組合せを使用することにより低デー タ速度を与える。この低データ速度を得るためには、インバータＺ４のラインＬ ＯＳＰＤをイネーブルすると共に、ラインＨＩＳＰＤを低レベルにしておく、こ の場合、クリップ・フロップＺ５がらの出力は、単にシフト・レジスタＺ２の出 力ＱＯのように見える。勿論、シフト・レジスタｚ２のラインｓｏ及びＳｌは並 列出力モードにセットする必要がある。セツティングを適当にすることにより、 データ（メモリＺ３或いは双方向性バッファＺ１のいずれかから供給される）は 、インバータＺ４及びフリップ・フロップＺ５と組合わされたシフト・レジスタ Ｚ２により並列状態で、被試験機器に出力される。

次ぎに第３図について説明する。先ず、メモリＺ３は既に制御器１０からデータ を受けていると仮定し、更に、シフト・レジスタＺ２のラインＳＯ及びｓｌは共 にイネーブルされていると仮定する。従って、ラインＳＯ，Ｓ１及びＳＴＩＭＣ ＬＫを注目すれば、ラインＳＴ　Ｉ　ＭＣＬＫの最初のクロック・パルス２６の 前縁において、メモリＺ３のデータのいずれもがシフト・レジスタｚ２に並列に 入力されることが判る。同時に、外部カウンタがメモリのアドレスを進めるので 、次ぎの４つのクロック・パルスでは、メモリ・アドレスは１つづつ進められて データが取り出される。第１のクロック・パルスの前縁の後で、ラインＳ１は時 点２８でリセットされる。この時点２８において、シフト・レジスタは並列入力 モードから左方向シフト・モードに切替わる０次ぎのクロック・パルス３０の前 縁３０において、レジスタＺ２のＱＯに並列に入力したデータは、インバータＺ ４を介してフリップ・フロップＺ５にストローブされるので、出力ライン５ＬＳ Ｏ／５ＨＳＯに現れる。参照番号３２で示した信号が、呂カライン５ＬＳＯ／５ Ｈ３Ｏに現れる信号である。

更に、同時に、シフト・レジスタＺ２のＱｌのデータはＱＯにシフトされる（同 様に、Ｑ２のデータはＱｌにシフトされＱ３のデータはＱ２にシフトされる）０ 次ぎのタロツク・パルスの前縁（３４で示す）では、フリップ・フロップｚ５の ビン９（即ち、ライン５ＬＳＯ／５ＨＳＯ）は現在ＱＯにあるデータを有するが 、このデータは元々Ｑ１にストローブされたものである。この信号処理が４つの タロツク・パルスに関して行われ、この処理の最後に、メモリＺ３から新４ビッ トがシフト・レジスタＺ２に入力され、５つ目のパルスの前縁３６から次ぎの処 理サイクルが始まる。フリップ・フロップＺ５のライン５ＬＳＯ／５Ｈ３Ｏに出 力された４ビツトのデータは参照番号３８．４０．４２及び４４で示されている 。

上述の説明から、本発明は、試験される異った機器に対して異ったデータ速度を 与えることができる。

本発明は種々に変形・変゛更できるので、本明細書で説明し且つ図面に示した技 術は例示であり、本発明はこれらに限定されるものではない、従って、本発明は 添付のクレームにのみ限定されるものである。

（Ｍ　ｒｖ　、ｆ、、ｅｐ　ｖ＋　ＩＰＩ　ｈ　。Φ９工手続補正書岨引 昭和６３年５月１６日 ＰＣＴ／ＵＳ８７１０２２５４ ２、発明の名称 機器から応答信号を誘導する装置及びその方法３、補正をする者 事件との関係　特許出願人 住所　アメリカ合衆国　ニューヨーク州　１１７１４ベスベイジ、サウス・オイ スター・ペイ・ロード（番地なし）名称　ゲラマン・エアロスペース・コーポレ イション代表者　ボール、ジョン・ビー 国籍　アメリカ合衆国 ４、代理人　〒１０４−９１　（電話）　０３−５４５４３３５７、補正の対象 ８、補正の内容 別紙のとおり ｌｍｍａｂｏ°＠ｌ　Ａｅ１１’Ｃ°”””ＰＣＴｆｔ！Ｓｌ！７１０２２５４

Claims (1)

1. 【特許請求の範囲】 １）接続された機器を試験する装置に関し、該装置は、制御手段と、複数の駆動 手段と、受信手段と、応答誘導手段とを有し、上記駆動手段は上記応答誘導手段 から出力した誘導信号を上記機器に供給し、上記受信部は上記誘導信号に応答し て機器から出力した信号を上記制御手段に出力し、上記応答誘導手段は、 上記制御手段に接続し、該制御手段からのデータ及び命令を受ける入力手段を有 し、上記データは複数のビツトから成る情報を具え、該複数のビツトは上記入力 手段に並列に入力され、上記応答誘導手段は、更に、上記入力手段に接続し、上 記制御手段と信号のやり取りして該制御信号からのデータを第１の速度で並列に 記憶する記憶手段と、 該記憶手段に接続した複数の出力ポートを具え、上記制御手段と信号のやり取り をして上記記憶手段から複数ビツトを並列に受けるレジスタとを有し、該レジス タは上記複数のビツトを第２の速度で直列にシフトすることにより直列モードで 動作可能であり、上記第２の速度は上記第１の速度より速く、上記レジスタは、 入力された複数ビツトを上記出力ポートを介して並列に伝送することにより並列 モードで動作可能であり、上記レジスタは、上記制御手段から直列モード動作命 令を受けると、ビツトを直列にシフトし、上記出力ポートの１つから直列シフト されたビツトを上記機器に出力し、これにより上記機器を上記第２の速度に等し い速度で応答誘導する応答誘導手段。 ２）上記レジスタは更に上記入力手段に接続され、上記制御手段から供給される 複数ビツトを上記入力手段から並列に受け、上記レジスタは、上記制御手段から 並列モード動作命令を受けると、受けたビツトを上記出力ポートを介して並列に 上記機器に出力し、これにより上記制御手段が複数ビツトを上記入力手段に供給 する速度に等しい速度で上記機器を応答誘導する請求の範囲第１項記載の応答誘 導手段。 ３）上記レジスタは、上記制御手段から並列モード動作命令を受けると、上記記 憶手段から並列入力されたビツトを上記機器に並列に出力し、これにより上記機 器を上記第１の速度に等しい速度で応答誘導する請求の範囲第１項記載の応答誘 導手段。 ４）上記応答誘導手段は、更に、上記レジスタと上記機器との間に設けたスイツ チ手段を有し、 該スイツチ手段は、上記レジスタの１つの出力ポートに接続した１つの入力ポー トと、上記機器に接続した１つの出力ポートとを有して上記制御手段と信号のや り取りをし、上記制御手段から直列モード動作命令を受けると、上記レジスタか ら直列入力されたビツトを上記機器に並列に出力し、上記機器を上記第２の速度 に等しい速度で応答誘導する請求の範囲第３項記載の応答誘導手段。 ５）上記応答誘導手段は、更に、上記レジスタと上記機器との間に設けたスイツ チ手段を有し、 該スイツチ手段は、上記レジスタの１つの出力ポートに接続した１つの入力ポー トと、上記機器に接続した１つの出力ポートとを有して上記制御手段と信号のや り取りをし、上記制御手段から並列モード動作命令を受けると、上記１つの出力 ポートから入力されたビツトを上記機器に出力し、上記機器を上記第１の速度に 等しい速度で部分的に応答誘導する請求の範囲第３項記載の応答誘導手段。 ６）上記応答誘導手段は、更に、上記スイツチ手段と上記機器との間に設けられ 、上記スイツチ手段と対応する駆動手段との間のインピーダンス整合を行うパツ フアを有する請求の範囲第４項記載の応答誘導手段。 ７）上記応答誘導手段は、更に、上記スイツチ手段と上記機器との間に設けられ 、上記スイツチ手段と対応する駆動手段との間のインピーダンス整合を行うバツ フアを有する請求の範囲第５項記載の応答誘導手段。 ８）上記入力手段は双方向性バス・バツフアを有する請求の範囲第１項記載の応 答誘導装置。 ９）上記記憶手段はランダム・アクセス・メモリ（ＲＡＭ）である請求の範囲第 １項記載の応答誘導装置。 １０）上記レジスタは並列／直列４ビツト・シフト・レジスタを有する請求の範 囲第１項記載の応答誘導装置。 １１）上記スイツチ手段は論理インバータ・ゲートを有する請求の範囲第１項記 載の応答誘導装置。 １２）試験しようとする機器からの応答信号を高速で得る応答誘導装置に関し、 該応答誘導装置は、制御手段に接続し、複数の入力端及び複数の出力端を有し、 該制御手段から複数ビツトを有するデータ・セツトを受ける双方向性入力バツフ アと、 該双方向性入力バツフアの対応する出力端に夫々接続した複数の双方向性ポート を有し、上記複数ビツトが並列に受け記憶手段とを有し、該記憶手段は、第１の 速度で動作し、上記制御手段によりアドレス指定された記憶位置に上記複数ビツ トの各セツトを記憶し、上記応答誘導装置は、更に、上記双方向性入力バツフア の対応する出力端に接続され且つ上記記憶手段の対応する双方向性ポートに接続 するシフト・レジスタを有し、該シフト・レジスタは複数ビツトのデータを上記 双方向性入力バツフア及び上記メモリ手段から並列に受け、上記シフト・レジス タは、上記複数ビツトのデータを受け、上記制御手段から第１の命令を受けると 上記複数ビツトのデータを第２の速度で直列にシフトし、複数の出力端の１つか ら上記複数ビツトを個々に出力し、上記第２の速度は上記第１の速度より高く、 更に、上記シフト・レジスタは、上記制御手段から第２の命令を受けると、その 出力端を介して入力された複数ビツトを並列に出力し、更に、上記応答誘導装置 は論理スイツチ手段を有し、該論理スイツチ手段は、上記シフト・レジスタの複 数の出力端の１つに接続した入力端を具え、上記シフト・レジスタから出力する データを受けて該データを出力バツファに供給し、上記論理スイツチ手段は並列 及び直列モードに設定可能であり、上記並列モードに設定されると受けたデータ を上記第１の速度で転送し、一方、上記直列モードに設定されると受けたデータ を上記第２の速度で転送し、 これにより、上記出力バツフアはデータを上記機器に伝送し、該機器を、上記論 理スイツチ手段が上記並列モードに設定されると上記第１の速度で応答誘導し、 一方、上記論理スイツチ手段が上記直列モードに設定されると上記第２の速度で 応答誘導する 応答誘導装置。 １３）上記出力バツフアはＤ型フリツプ・フロツプである請求の範囲第１２項記 載の応答誘導装置。 １４）上記メモリ手段はランダム・アクセス・メモリ（ＲＡＭ）である請求の範 囲第１２項記載の応答誘導装置。 １５）被試験機器を複数のデータ速度で応答誘導する方法であつて、 複数のセツトのデータを並列に入力バツフアに入力し、上記各セツトのデータは 複数のビツトを有し、該複数のビツトは制御手段から供給されたデータを現わす ものであつて、上記複数のビツトの組をメモリ手段に並列に入力し、 該メモリ手段をアドレスして名ビツトの組を上記メモリ手段の所定記憶位置に記 憶し、 上記メモリ手段から異つたビツトの組を読み出してレジスタに並列に入力し 上記制御手段から第１の命令を受けると、上記レジスタ内のビツトを上記機器に 第１の速度で並列に出力し、上記レジスタ内のビツトを直列にシフトし、上記制 御手段から第２の命令を受けると、上記直列シフトされたビツトを上記機器に個 別に出力し、 これにより、ビツトをシフトさせることなく第１の速度で上記機器を応答誘導し 、ビツトをシフトさせて第１の速度で上記機器を応答誘導し、上記第２の速度は 上記第１の速度よりも高い 被試験機器の応答誘導方法。 １６）上記複数のビツトの組をメモリ手段に並列に入力するステツプは、更に、 複数のビツトの組を上記レジスタに並列に入力して上記メモリ手段を迂回するこ とを含む請求の範囲第１５項記載の被試験機器の応答誘導方法。