DE3789148T2 - Vorrichtung und verfahren zum testen einer ausrüstung und stimulierungsvorrichtung. - Google Patents

Description

• Die vorliegende Erfindung ist auf ein automatisches Testgerät und insbesondere auf einen Stimulator gerichtet, welcher in dem Gerät zum Auslösen von Reaktionen einer im Test befindlichen Anlage verwendet wird.
• Es hat zahlreiche Versuche gegeben, digitale Datenmuster zur Stimulierung einer im Test befindlichen Anlage zu erzeugen. Z.B. werden bei einem Test eines Radarsystems eines Flugzeugs Anreize benötigt, welche unterschiedliche Muster darstellen, um dem Radarsystem zugeführt zu werden, damit eine Reaktion abgeleitet werden kann, welche dann mit einem erwarteten Ergebnis zur Bestimmung des Betriebszustands des Systems verglichen wird. Da die Anzahl der Anlagen, welche getestet werden können, abhängig von der Datenrate ist, mit welcher die Muster von dem automatischen Testgerät erzeugt werden, haben sich frühere Versuche darauf konzentriert, die Datenrate der Anreizimpulse zu vergrößern, welche durch den Stimulator ausgesendet worden sind. Dieses Konzept wurde in dem Aufsatz mit dem Titel "High Speed Digital Test Capability for Emerging Technology", IEEE, 1983, Grumman Aerospace Corporation Bethpage NY 11714, J. Atlas und R. Nielsen, Seiten 463-465 (siehe 5.463, 2. Spalte, 2. Absatz), welcher als einen seiner Autoren den Erfinder der vorliegenden Anmeldung aufweist, diskutiert. In diesem Artikel wurde der Gedanke der Verwendung eines Parallel-Seriell-Schieberegisters und eines Speichers zur Vergrößerung der Datenrate offenbart. Damals war man der Meinung, daß die automatische Testanlage mit einer viel größeren Effizienz bei einer derartigen Vergrößerung der Datenrate arbeiten würde. Jedoch wurde aufgrund weiterer Auswertungen herausgefunden, daß, da es eine Anzahl von Anlagen gibt, welche mit einer langsameren Datenrate getestet werden müssen, ein Stimulator erforderlich ist, welcher sowohl die höhere Datenrate als auch eine langsamere Datenrate erzeugen könnte.
• Die vorliegende Erfindung stellt einen Stimulator für ein automatisches Testgerät zur Verfügung, welches in der Lage ist, eine Datenrate mit hoher Geschwindigkeit und eine Datenrate mit niedriger Geschwindigkeit zu erzeugen. Um dies zu erreichen werden die Daten (welche die Muster repräsentieren) von einer Steuerung, in diesem Fall ein Mikroprozessor, parallel zu einem 16 K-RAM übertragen und in diesem gespeichert. Wenn eine hohe Datengeschwindigkeit eines einzelnen Musters erforderlich ist, adressiert die Steuerung den Speicher und lädt das Muster in ein schnell arbeitendes Schieberegister. Die Datenbits (des Musters) werden dann mittels dieses Schieberegisters verschoben und über einige logische Schaltkreise seriell an einen Ausgang geführt, um eine im Test befindliche Anlage mit einer hohen Datenrate zu stimulieren. Wenn diese Anlage eine langsamere Datenrate erfordert, oder es wird eine Echtzeitstimulation von der Steuerung gefordert, würde das Schieberegister die Daten parallel an die Anlage ausgeben, um diese zu stimulieren.
• Daher ist es ein Ziel der vorliegenden Erfindung, einen Stimulator in einem automatischen Testgerät vorzusehen, welcher in der Lage ist, Anreize mit schnellen und langsamen Raten zu erzeugen.
• Es ist ein anderes Ziel der vorliegenden Erfindung, einen Stimulator vorzusehen, welcher mit anderen Komponenten des automatischen Testgeräts wechselseitig zusammenarbeiten kann.
• Daher bezieht sich die Erfindung, wie sie im Anspruch 1 beansprucht ist, auf eine Vorrichtung zum Stimulieren einer im Test befindlichen Anlage mit mehr als einem daran angeschalteten Datenfluß, wobei die Vorrichtung eine Steuereinrichtung und eine Vielzahl von Treibern, Empfängern und Stimulierungseinrichtungen enthält, wobei die Treibereinrichtungen von den Stimulierungseinrichtungen erzeugte Anreizimpulse an die Anlage aus senden und die Empfangseinrichtungen sich auf die durch die Anlage als Reaktion auf die Anreizimpulse für die Steuereinrichtung erzeugten Signale beziehen, wobei jede Stimulierungseinrichtung umfaßt:
• - bidirektionale Eingangszwischenspeichereinrichtungen, die mit der Steuereinrichtung zum Empfang von Datensätzen und Befehlen von dieser verbunden sind; wobei jeder Datensatz Mehrfachbits von Information besitzt, wobei die Mehrfachbits durch die bidirektionale Eingangszwischenspeichereinrichtungen parallel empfangen werden;
• - Speichereinrichtungen, die mit den bidirektionalen Zwischenspeichereinrichtungen verbunden sind und mit der Steuereinrichtung in Verbindung stehen, zum Empfangen der Datensätze von der Steuereinrichtung und zum parallelen Speichern der Mehrfachbits von jedem Datensatz, wobei die Speichereinrichtung mit einer ersten Geschwindigkeit arbeitet;
• Registereinrichtungen, welche umfassen:
• i) Schieberegistereinrichtungen mit einer Vielzahl von Eingangsports, die mit den Speichereinrichtungen verbunden sind und mit der Steuereinrichtung zum parallelen Empfang von Datensätzen von Mehrfachbits aus der Speichereinrichtung in Verbindung stehen, wobei die Schieberegistereinrichtungen in der Lage sind, durch Schieben jedes Satzes von Mehrfachbits seriell mit einer zweiten Geschwindigkeit in der seriellen Betriebsart zu arbeiten, wobei die zweite Geschwindigkeit schneller als die erste Geschwindigkeit ist, wobei die Schieberegistereinrichtungen weiterhin in der Lage sind, durch paralleles Aussenden der empfangenen Mehrfachbits über ihre Ausgangsports in einer parallelen Betriebsart zu arbeiten;
• ii) logische Umschalteeinrichtungen mit einem Eingang, der mit einem vorgegebenen einen der Ausgänge der Schieberegistereinrichtungen zum Empfang von von diesen ausgegebenen Daten und zum Übertragen derselben an eine Ausgangszwischenspeichereinrichtung verbunden ist, wobei die logische Umschalteeinrichtung in der Lage ist, in parallele und serielle Betriebsarten gesetzt zu werden, in welchen die logische Umschalteeinrichtung die empfangenen Daten zu der Ausgangszwischenspeichereinrichtung zur Aussendung der Daten zu der Anlage mit einer ersten Geschwindigkeit aussendet, wenn die parallele Betriebsart eingestellt ist, und mit einer zweiten Geschwindigkeit, wenn die serielle Betriebsart eingestellt ist;
• in welchen nach Empfang eines ersten Befehls von der Steuereinrichtung, im der seriellen Betriebsart zu arbeiten, die Registereinrichtung die Mehrfachbits seriell verschiebt und die seriell verschobenen Mehrfachbits über den vorgegebenen einen der Ausgangsports der Schieberegistereinrichtung über die Ausgangszwischenspeichereinrichtung an die Anlage ausgibt, um auf diese Weise die Anlage mit einer Datenrate, welche der zweiten Geschwindigkeit entspricht, zu stimulieren, und in welchen außerdem die Registereinrichtung nach Empfang eines zweiten Befehls von der Steuereinrichtung die eingegebenen Mehrfachbits über ihre Ausgänge mit einer ersten Geschwindigkeit parallel ausgibt.
• Anspruch 14 ist auf den entsprechenden Verfahrensanspruch gerichtet, während der Anspruch 11 auf den Stimulator an sich gerichtet ist.
• Die oben erwähnten Ziele und Vorteile der vorliegenden Erfindung werden erkennbar und die Erfindung selbst wird besser verstanden durch Bezugnahme auf die nachfolgende Beschreibung eines Ausführungsbeispiels der Erfindung, welches in Verbindung mit den beigefügten Zeichnungen vorgenommen wird, in denen:
• Fig. 1 ein vereinfachtes Blockschaltbild eines automatischen Testgerätes ist;
• Fig. 2 eine schematische Darstellung ist, welche ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung zeigt; und
• Fig. 3 ein Zeitdiagramm der Ausführungsform von Fig. 2 ist.
• Fig. 1 zeigt ein automatisches Testgerät 2, welches verwendet wird, um irgendeine Anzahl von Anlagen, welche damit verbunden sind, zu testen. Einfach ausgedrückt, eine Anlage kann über eine Treiberleitung 6 und eine Empfangsleitung 8 mit dem automatischen Testgerät verbunden werden. Es werden von dem automatischen Testgerät 2 Signale über die Treiberleitung 6 zur Anlage 4 ausgesendet, um diese zu stimulieren. Aufgrund dieser Anreizimpulse werden von der Anlage 4 erzeugte Reaktionen über die Empfangsleitung 8 zurück zu dem automatischen Testgerät übertragen. Daher führt das automatische Testgerät 2 sowohl die Erzeugung von Anreizimpulsen als auch den Empfang und die anschließende Analyse der Reaktionen von einer im Test befindlichen Anlage zur Bestimmung des Betriebszustandes dieser Anlage durch.
• Innerhalb des automatischen Testgerätes 2 befindet sich eine Steuerung 10, welche über einen Bus 12 mit einem Stimulator 14 und einem Responder 16 verbunden ist. Bei dieser Ausführungsform kann als Mikroprozessor z. B. einer aus der Intel- Familie verwendet werden. Wenn es erwünscht ist, eine Anlage mit einem speziellen Muster zu testen, würde die Steuerung 10 Daten, welche dieses Muster repräsentieren, ebenso wie Instruktionen an den Stimulator 14 senden. Aufgrund des Empfangs der Daten und Instruktionen erzeugt der Stimulator 14 und überträgt entsprechende Anreizimpulse zu dem Treiber 18, welcher in einer gleichfalls angemeldeten Anmeldung von John M. Weick beschrieben und dem gleichen Bevollmächtigten mit der Seriennummer 59 075 entsprechend dem Dokument EP-A-290 589 übertragen worden ist. Die Anreizimpulse werden von dem Treiber 18 zur Anlage 4 übertragen. Aus den Anreizimpulsen resultierende Reaktionen werden von der Anlage 4 zu dem Empfänger 20 übertragen, welcher in einer gleichfalls angemeldeten Anmeldung von Josef Langone und Michael Ugenti beschrieben ist, welche dem gleichen Bevollmächtigten mit der Seriennummer 24 486 entsprechend dem Dokument EP-A-317 578 übertragen worden ist. Die Signale von dem Empfänger 20 werden dann zu dem Responder 16 gesendet, welcher in einer ebenfalls angemeldeten Anmeldung von dem Erfinder der vorliegenden Anmeldung beschrieben ist, und dem gleichen Bevollmächtigten mit der Seriennummer 914 440 entsprechend dem Dokument EP-A-286 672 übertragen worden ist. Die Ausgangssignale des Responders 16, welche repräsentativ für die Reaktionen von der Anlage 4 sind, werden der Steuerung 10 zugeführt, wo der Betriebszustand der Anlage 4 aus diesen Ausgangssignalen bestimmt werden kann.
• Es sollte besonders zur Kenntnis genommen werden, daß sich in dem automatischen Testgerät 2 zwei Sätze von Steuerschaltungen 22 und 24 befinden, welche jeweils den Betrieb des Stimulators 14 und des Responders 16 steuern. Diese Steuerschaltungen sind herkömmliche Schaltungstypen und werden verwendet, um Information auf die Steuerleitungen des Stimulators und des Responders weiterzugeben. Es ist zu erkennen, daß obwohl nur eine Anlage 4 gezeigt ist, die mit dem automatischen Testgerät 2 verbunden ist, eine Vielzahl von Anlagen wie die Anlage 4 zusätzlich an das automatische Testgerät hinzugefügt werden können, ebenso wie eine Vielzahl von entsprechenden Stimulatoren, Treibern, Respondern und Empfängern in einem automatischen Testgerät hinzugefügt werden kann. Es sollte außerdem zur Kenntnis genommen werden, daß alle gezeigten Busse von der herkömmlichen Art sind und daß die bidirektionale Busleitung 12 ein von Motorola hergestellter VME-Bus ist.
• Es wird nun der Stimulator 14 der Fig. 2 genauer betrachtet. Wie gezeigt, enthält der Stimulator 14 fünf Hauptbestandteile: einen bidirektionalen Bustreiber Z1, ein serielles/paralleles 4-Bit-Schieberegister Z2, einen Speicher Z3, ein Invertergatter Z4 und ein Flipflop Z5. Betrachtet man nun den bidirektionalen Bustreiber Z1, ist zu erkennen, daß die Anschlüsse 2, 3, 4 und 5 von diesem jeweils als Pufferdatenleitungen BDAT0, BDAT1, BDAT2 und BDAT3 mit der Steuerung 10 (in Fig. 2 nicht gezeigt) verbunden sind. Die Anschlußstifte 18, 17, 16 und 15 des bidirektionalen Buspufferspeichers Z1 sind mit entsprechenden Eingängen 4, 5, 7, 8 des Schieberegisters Z2 verbunden, ebenso wie mit den entsprechenden Anschlußstiften 15, 14, 13 und 12 des Speichers Z3. Der bidirektionale Buspufferspeicher Z1 wird durch die Steuerschaltung 22 (siehe Fig. 1) über die Leitungen BEN und die Leitung (A bis B) gesteuert.
• Betrachtet man den Speicher Z3, so ist zu erkennen, daß es zwölf Adressenleitungen BADR0 bis BADR11 gibt, welche jeweils mit den Eingängen A0 bis A11 zum Laden der durch den bidirektionalen Buspufferspeicher Z1 an die Eingangs-/Ausgangsports I/01 bis I/04 des Speichers übertragenen Adressen in geeignete Adressen in den Speicher verbunden sind. Zur Steuerung des Speichers Z3 werden die Leitungen MWR und MEN verwendet. Alle diese Steuerleitungen sind selbstverständlich mit der Steuerschaltung 22 verbunden.
• Das Parallel-Serien-Schieberegister Z2 besitzt vier Ausgänge: Q0, Q1, Q2 und Q3, welche seinen Eingängen D0, D1, D2 und D3 entsprechen. Es gibt vier Leitungen, die mit den jeweiligen Ausgängen Q0 bis Q3 verbunden sind. Drei der Leitungen, als SLS1, SLS2 und SLS3 bezeichnet, sind direkt mit dem Treiber 18 (in Fig. 1 gezeigt) verbunden. Die verbleibende Leitung, welche dem Ausgang Q0 entspricht, ist mit einem Eingang des Inverters Z4 verbunden. Das Schieberegister Z2 wird durch die Betriebsleitungen S&sub0;, S&sub1;, FRST und STIMCLK gesteuert. Die Leitungen S&sub0; und S&sub1; werden benutzt, um das Schieberegister Z2 in vier unterschiedliche Betriebszustände zu setzen, während die Leitung FRST die Rücksetzleitung ist, und die Leitung STIMCLK der Zeitsteuerungseingang für den Speicher ist.
• Wie vorher erwähnt wurde, ist nur ein Ausgang, und zwar Q0 des Schieberegisters Z2, mit dem Inverter Z4 verbunden, welcher benutzt wird, anzuzeigen, ob der Stimulator 14 mit der hohen oder der niedrigen Datenrate betrieben wird. In dem Inverter Z4 befinden sich fünf UND-Gatter Z4A bis Z4E. Da nur zwei Eingangssignale zu dem Inverter Z4 geführt werden, sind zwei der darin befindlichen UND-Gatter Z4A und Z4B auf Masse gelegt. Z4C wird für die Hochgeschwindigkeitsoperation verwendet und besitzt als einen seiner Eingänge das Ausgangssignal Q0 des Schieberegisters Z2. Das UND-Gatter Z4D wird für die Niedriggeschwindigkeitsoperation verwendet und hat als einen seiner Dateneingänge einen mit dem Eingangs/Ausgangsport I/01 des Speichers Z3 verbundenen Eingang. Die UND-Gatter Z4C und Z4D sind-mit einem UND-Gatter Z4E verbunden, dessen Ausgang auf den Eingang D des Flipflops Z5 geführt ist. Es sollte bemerkt werden, daß das Flipflop Z5 als Pufferspeicher für die Ausgabe irgendwelcher Daten an den Treiber 18 (siehe Fig. 1), welche als Anreizimpuls verwendet werden, benutzt wird.
• Während des Betriebs lädt die Steuerung 10 4-Bit-Daten über die Leitungen BDAT0 bis BDAT3 in den bidirektionalen Buspufferspeicher Z1. Wenn die Leitung (A - B) einen hohen Pegel aufweist und die Leitung BEN freigegeben wird, dann werden die von der Steuerung 10 herangeführten Daten von den Anschlußstiften 2, 3, 4 und 5 des bidirektionalen Buspufferspeichers Z1 zu entsprechenden Ausgangsanschlüssen 18, 17, 16 und 15 übertragen. Es muß bemerkt werden, daß dann, wenn die Leitung BEN nicht freigegeben wird, die von der Steuerung 10 herangeführten Daten in dem Pufferspeicher Z1 bleiben würden; und dann, wenn die Leitung (A - B) sich auf einem niedrigen Pegel befindet und die Leitung BEN freigegeben ist, die in dem Pufferspeicher Z1 befindlichen Daten zurück zur Steuerung 10 übertragen würden. Als bidirektionaler Buspufferspeicher Z1 kann der folgende IC-Chip verwendet werden: SN54ALS245FH- 00 von Texas Instruments, S54LS245G von Signetics und 54F245 von Fairchild.
• Es wird angenommen, daß die Daten des Pufferspeichers Z1 im Speicher Z3 zu speichern sind. Da der Speicher Z3 ein 16 K- RAM ist, welche von INMOS mit der Teilenummer IMS1420-45 hergestellt ist, sind in dem Speicher Z3 4000 Adressen - 4096 um genau zu sein - verfügbar. Wie bereits erwähnt worden ist, werden die Leitungen BADR0 bis BADR11 verwendet, um die 4- Bit-Daten an eine spezielle Stelle zu plazieren und diese Daten von dieser Stelle aufgrund eines Befehls zurückzunehmen. Das Laden und Endladen der Daten aus dem Speicher Z3 wird durch die Leitungen MWR und MEN gesteuert. Z.B. müßten für den Fall, daß 4-Bit-Daten der Eingangs-/Ausgangsports I/01 bis I/04 an durch die Adressenleitung bestimmten Stellungen mit einer Binärzahl zwischen 0 und 4000 zu speichern sind, sowohl die Leitung MWR und MEN freigegeben werden. Umgekehrt muß dann, wenn veranlaßt wird, die Daten aus dem Speicher Z3 zu entfernen, die Leitung MEN freigegeben werden, während die Leitung MWR auf einem niedrigen Pegel bleibt. In diesem Fall, würden die Daten, welche an der Stelle entsprechend der binären Adressenkonfiguration, welche auf den Leitungen BADR0 bis BADR11 erschienen ist, gespeichert worden sind, an den Eingangsanschlüssen I/01 bis I/04 plaziert.
• Um in der Lage zu sein, irgendeine der 4000 Adressen im Speicher Z3 zu benutzen, kann die Steuerung 10 irgendeine Anzahl von Adressenleitungen zwischen 0 und 4000 hochladen, wobei sie einen externen Zähler zum Vergrößern der Adressenleitungen von 0 bis zu einer bestimmten Anzahl startet, um dadurch die Daten in den Speicher Z3 in Übereinstimmung mit einer vorgegebenen Rate (bestimmt durch die Taktfrequenz und die maximale Betriebsgeschwindigkeit des Speichers Z3) des Schieberegisters Z2, z. B. einem S54F194G-Chip von Signatics, zu überführen.
• Sind die Daten einmal vom Speicher Z3 zum Schieberegister Z2 übertragen stehen sie unverzüglich an dessen Leitungen SLS1, SLS2 und SLS3 zur Verfügung. Mittels Steuerleitungen S&sub0; und S&sub1; kann das Schieberegister Z2 in vier möglichen Zuständen betrieben werden. Im ersten Zustand kann das Schieberegister durch Ignorieren der Taktimpulse von der Leitung STIMCLK im ausgeschalteten Zustand bleiben. Im zweiten Fall werden alle Daten, welche an den Eingangsanschlüssen 4, 5, 7 und 9 anstehen, jeweils parallel auf den Leitungen 19, 18, 17 und 15 ausgegeben. Im dritten Zustand werden die Daten seriell nach links verschoben. Im vierten Zustand werden die Daten seriell nach rechts verschoben. Bei der hier vorliegenden Ausführungsform würde der serielle Verschiebungsmodus nach links verwendet werden, wenn es erwünscht ist, die Daten mit einer vergrößerten Datenrate auszugeben. Da das Maximum der Betriebsfrequenz des Speichers Z3 20 MHz beträgt und das des Schieberegisters Z2 50 MHz beträgt, können zwei unterschiedliche Geschwindigkeiten, d. h. hohe und niedrige, im Stimulator 14 verwendet werden. Mit anderen Worten, die Daten welche in das Schieberegister Z2 aus dem Speicher Z3 geladen worden sind, können entweder parallel oder seriell ausgegeben werden. Der Inverter Z4 und das Flipflop Z5 sind Elemente, welche, wenn sie mit dem Schieberegister Z2 kombiniert werden, es ermöglichen, den Stimulator 14 entweder mit der merklich schnelleren Datenrate oder der langsameren Datenrate zu verwenden.
• Um den Stimulator 14 mit einer schnelleren Datenrate zu betreiben, werden die Daten aus dem Speicher Z3 parallel in das Schieberegister Z2 eingegeben. Aber anstatt die Daten parallel auszugeben, werden die Leitungen S&sub0; und S&sub1; aktiviert, um dadurch das Schieberegister in den Verschiebemodus nach links zu setzen; und für die nächsten vier Taktimpulse werden die Daten, welche in dem Schieberegister Z2 von dem Speicher Z3 markiert worden sind, als eine serielle Datenreihe vom Ausgang Q&sub0; übertragen. Da die Betriebsfrequenz des Schieberegisters eine Ausgabegrenze von ungefähr 50 Millionen Bits/Sekunde besitzt, ist der Stimulator fähig, mit Hilfe des Inverters Z4 und des Flipflops Z5 50 Millionen Anreizimpulse pro Sekunde zur Verfügung zu stellen. Um es kürzer auszudrücken, durch das Setzen des Schieberegisters Z2 in den seriellen Zustand und Aktivieren der Leitung HISPD des Inverters Z4 werden die Daten, welche parallel in das Schieberegister Z2 geladen worden sind, als eine serielle Kette von 4 Bit aus dem Flipflop Z5 hinausgeschoben. Entsprechend wird die Datenrate mehr als zwei Mal so groß sein wie jene, welche sich ergeben hätte, wären die Daten direkt parallel zu der im Test befindlichen Anlage ausgegeben worden. Da die Kombination Shiftregister Z2, Inverter Z4 und Flipflop Z5 tatsächlich eine Parallel-Serien-Umwandlung durchführen, muß es erscheinen, daß die Muster viel schneller aus dem Speicher übernommen worden sind, obwohl der Speicher tatsächlich mit einer viel niedrigeren Datenrate arbeitet. Während die 4 Bits seriell aus dem Schieberegister Z2 ausgeschoben werden, kann die Steuerschaltung 22 den Speicher Z3 anweisen, die nächsten 4 Bits bereitzustellen. Auf diese Weise werden, obwohl der Speicher Z3 nur mit einer Räte von 20 Millionen Bits/Sekunde arbeitet, 50 Millionen Bits pro Sekunde von dem Stimulator 14 ausgegeben.
• Macht man sich klar, daß lediglich ein kleiner Teilbereich der vielen im Test befindlichen Anlagen eine hohe Datenübertragungsrate erfordert, so stellt der Stimulator 14 während einer derartigen schnelleren Datenübertragungsrate außerdem eine niedrige Datenübertragungsrate bei der Verwendung der Kombination Schieberegister, Inverter Z4 und Flipflop Z5 zur Verfügung. Um diese niedrigere Datenrate zu erreichen, wird die Leitung LOSBD des Inverters Z4 aktiviert, während die Leitung HISPD auf einem niedrigen Pegel bleibt. In diesem Fall würde das Ausgangssignal des Flipflops Z5 genau wie das Ausgangssignal Q&sub0; des Schieberegisters Z2 ausschauen. Selbstverständlich müssen die Leitungen S&sub0; und S&sub1; des Schieberegisters Z2 in den parallelen Ausgabemodus gesetzt werden. Mit den geeigneten Einstellungen werden Daten, welche entweder von dem Speicher Z3 oder direkt von dem bidirektionalen Pufferspeicher Z1 herangeführt werden können, parallel durch das Schieberegister Z2 in Kombination mit dem Inverter Z4 und dem Flipflop Z5 an die im Test befindliche Anlage ausgegeben.
• Es wird nun Bezug auf Fig. 3 genommen, wobei angenommen wird, daß dem Speicher vorher Daten von der Steuerung 10 zugeführt worden sind, und daß beide Leitungen S&sub0; und S&sub1; des Schieberegisters Z2 aktiviert sind. Daher kann man bei Betrachten der Leitungen S&sub0; und S&sub1; und STIMCLK des Schieberegisters Z2 erkennen, daß durch die Vorderflanke des ersten Taktimpulses 26 (der Leitung STIMCLK) alle im Speicher Z3 vorhandenen Daten parallel in das Schieberegister Z2 geladen werden. Zur gleichen Zeit vergrößert ein externer Zähler die Adressen des Speichers, so daß über die nächsten vier Taktimpulse die Speicheradresse um eins vergrößert wird und Daten zugeführt werden. Rechts nach dem ersten Taktimpuls, wird die Leitung S&sub1; am Punkt 28 zurückgesetzt. An diesem Punkt wechselt das Schieberegister vom parallelen Lademodus in den linken Verschiebemodus. Mit der Vorderflanke 30 des nächsten Taktimpulses werden Daten, welche parallel in Q&sub0; des Registers Z2 geladen worden, sind durch den Inverter Z4 in das Flipflop Z5 übernommen, um dadurch an der Ausgangsleitung SLS0/SHS0 anzustehen. Dies ist bei 32 gezeigt.
• Zu der gleichen Zeit werden Daten, welche sich in Q&sub1; des Schieberegisters Z2 befanden, nach Q&sub0; verschoben (und Daten in Q&sub2; werden nach Q&sub1; verschoben, während Daten in Q&sub3; nach Q&sub2; verschoben werden). Beim nächsten Taktimpuls, gezeigt bei 34, stehen die Daten, welche gegenwärtig in Q&sub0; sind, am Anschlußstift 9 des Flipflops Z5, d. h. auf der Leitung SLS0/SHL0 an, welche jedoch ursprünglich in Q&sub1; übernommen worden sind. Dieser Vorgang dauert über vier Taktimpulse an; an deren Ende vier neue Bits vom Speicher Z3 in das Schieberegister Z2 geladen sind, womit sich der Zyklus wiederholt, wobei er am Punkt 36 beginnt. Die vier Datenbits, welche auf der Leitung SLS0/SHS0 des Flipflops Z5 ausgegeben worden sind, sind als 38, 40, 42 und 44 gekennzeichnet.
• Aus der oben beschriebenen Beschreibung ist klar zu erkennen, daß die vorliegende Erfindung in der Lage ist, unterschiedliche Datenübertragungsraten für unterschiedliche im Test befindliche Anlagen bereitzustellen.
• Insoweit, als die vorliegende Erfindung Gegenstand vieler Veränderungen, Modifikationen und Detailwechsel ist, ist es beabsichtigt, daß alle in dieser Beschreibung beschriebenen und in den beigefügten Zeichnungen gezeigten Umstände als beispielhaft interpretiert werden und nicht in einem einschränkenden Sinne. Dementsprechend ist es beabsichtigt, daß die Erfindung nur durch den Geist und den Umfang der beigefügten Ansprüche beschränkt ist.

Claims (15)

1. Vorrichtung zum Stimulieren einer im Test befindlichen Anlage mit mehr als einem daran angeschalteten Datenfluß, wobei die Vorrichtung eine Steuereinrichtung und eine Vielzahl von Treibern, Empfängern und Stimulierungseinrichtungen enthält, wobei die Treibereinrichtungen von den Stimulierungseinrichtungen erzeugte Anreizimpulse an die Anlage aussenden und die Empfangseinrichtungen sich auf die durch die Anlage als Reaktion auf die Anreizimpulse für die Steuereinrichtung erzeugten Signale beziehen, wobei jede Stimulierungseinrichtung umfaßt:

- bidirektionale Eingangszwischenspeichereinrichtungen, die mit der Steuereinrichtung zum Empfang von Datensätzen und Befehlen von dieser verbunden sind; wobei jeder Datensatz Mehrfachbits von Information besitzt, wobei die Mehrfachbits durch die bidirektionale Eingangszwischenspeichereinrichtungen parallel empfangen werden;

- Speichereinrichtungen, die mit den bidirektionalen Zwischenspeichereinrichtungen verbunden sind und mit der Steuereinrichtung in Verbindung stehen, zum Empfangen der Datensätze von der Steuereinrichtung und zum parallelen Speichern der Mehrfachbits von jedem Datensatz, wobei die Speichereinrichtung mit einer ersten Geschwindigkeit arbeitet;

Registereinrichtungen, welche umfassen:

i) Schieberegistereinrichtungen mit einer Vielzahl von Eingangsports, die mit den Speichereinrichtungen verbunden sind und mit der Steuereinrichtung zum parallelen Empfang von Datensätzen von Mehrfachbits aus der Speichereinrichtung in Verbindung stehen, wobei die Schieberegistereinrichtungen in der Lage sind, durch Schieben jedes Satzes von Mehrfachbits seriell mit einer zweiten Geschwindigkeit in der seriellen Betriebsart zu arbeiten, wobei die zweite Geschwindigkeit schneller als die erste Geschwindigkeit ist, wobei die Schieberegistereinrichtungen weiterhin in der Lage sind, durch paralleles Aussenden der empfangenen Mehrfachbits über ihre Ausgangsports in einer parallelen Betriebsart zu arbeiten;

ii) logische Umschalteeinrichtungen mit einem Eingang, der mit einem vorgegebenen einen der Ausgänge der Schieberegistereinrichtungen zum Empfang von von diesen ausgegebenen Daten und zum Übertragen derselben an eine Ausgangszwischenspeichereinrichtung verbunden ist, wobei die logische Umschalteeinrichtung in der Lage ist, in parallele und serielle Betriebsarten gesetzt zu werden, in welchen die logische Umschalteeinrichtung die empfangenen Daten zu der Ausgangszwischenspeichereinrichtung zur Aussendung der Daten zu der Anlage mit einer ersten Geschwindigkeit aussendet, wenn die parallele Betriebsart eingestellt ist, und mit einer zweiten Geschwindigkeit, wenn die serielle Betriebsart eingestellt ist;

in welchen nach Empfang eines ersten Befehls von der Steuereinrichtung, in der seriellen Betriebsart zu arbeiten, die Registereinrichtung die Mehrfachbits seriell verschiebt und die seriell verschobenen Mehrfachbits über den vorgegebenen einen der Ausgangsports der Schieberegistereinrichtung über die Ausgangszwischenspeichereinrichtung an die Anlage ausgibt, um auf diese Weise die Anlage mit einer Datenrate, welche der zweiten Geschwindigkeit entspricht, zu stimulieren, und in welchen außerdem die Registereinrichtung nach Empfang eines zweiten Befehls von der Steuereinrichtung die eingegebenen Mehrfachbits über ihre Ausgänge mit einer ersten Geschwindigkeit parallel ausgibt.

2. Vorrichtung nach Anspruch 1, bei welcher die Registereinrichtung weiterhin mit der bidirektionalen Eingangszwischenspeichereinrichtung zum parallelen Empfang von Mehrfachbits von dieser verbunden ist, welche von der Steuereinrichtung zugeführt worden sind, bei welcher nach Empfang des zweiten Befehls von der Steuereinrichtung, in der parallelen Betriebsart zu arbeiten, die Registereinrichtung die empfangenen Bits parallel über die Ausgangsports zu der Anlage aussendet, um auf diese Weise die Anlage mit einer Datenrate zu stimulieren, welche der Geschwindigkeit entspricht, mit welcher die Steuereinrichtung die Mehrfachbits der bidirektionalen Eingangseinrichtung zuführt.

3. Vorrichtung nach Anspruch 1, bei welcher nach Empfang eines zweiten Befehls von der Steuereinrichtung, in der parallelen Betriebsart zu arbeiten, die Registereinrichtung die parallel von der Speichereinrichtung empfangenen Bits parallel an die Anlage ausgibt, um auf diese Weise die Anlage mit einer der ersten Geschwindigkeit entsprechenden Datenrate zu stimulieren.

4. Vorrichtung nach Anspruch 3, bei welcher nach Empfang des ersten Befehls von der Steuereinrichtung, in einer seriellen Betriebsart zu arbeiten, die logische Umschalteeinrichtung die von der Schieberegistereinrichtung eingegebenen Daten seriell an die Anlage zum Stimulieren dieser Anlage mit einer der zweiten Geschwindigkeit entsprechenden Datenrate aus sendet.

5. Vorrichtung nach Anspruch 3, bei welcher nach Empfang des zweiten Befehls von der Steuereinrichtung, in einer parallelen Betriebsart zu arbeiten, die logische Umschalteeinrichtung nur das von dem vorgegebenen einen Ausgangsport eingegebene Bit an die Anlage zum partiellen Stimulieren der Anlage mit einer der ersten Geschwindigkeit entsprechenden Datenrate aus sendet.

6. Vorrichtung nach Anspruch 4, bei welcher die Ausgangszwischenspeichereinrichtung, welche zwischen der logischen Umschalteeinrichtung und der Anlage zwischengeschaltet ist, die jeweiligen Impedanzen zwischen der logischen Umschalteeinrichtung und den entsprechenden Treibereinrichtungen anpaßt.

7. Vorrichtung nach Anspruch 1, bei welcher die bidirektionale Eingangszwischenspeichereinrichtung einen bidirektionalen Buszwischenspeicher aufweist.

8. Vorrichtung nach Anspruch 1, bei welcher die Speichereinrichtung einen RAM aufweist.

9. Vorrichtung nach Anspruch 1, bei welcher die Schieberegistereinrichtung ein paralleles/serielles 4-Bit-Schieberegister aufweist.

10. Vorrichtung nach Anspruch 1, bei welcher die logische Umschalteeinrichtung ein logisches Inverter-Gate aufweist.

11. Stimulierungsschaltung zur Erzeugung von Anreizimpulsen mit einer erhöhten Datenraten für eine im Test befindliche Anlage, welche umfaßt:

einen mit einem Controller verbundenen bidirektionalen Eingangszwischenspeicher zum Empfang von Datensätzen und Befehlen von diesem, wobei jeder Datensatz Mehrfachbits besitzt, wobei der Eingangszwischenspeicher eine Vielzahl von Eingängen und Ausgängen besitzt;

einen Speicher mit einer Vielzahl von bidirektionalen Ports, von denen jedes mit einem entsprechenden Ausgang des Eingangszwischenspeicher zum parallelen Empfang der Mehrfachbits verbunden ist, wobei der Speicher durch den Controller zum Speichern jedes Datensatzes der Mehrfachbits an einer speziellen Stelle in dem Speicher adressiert wird, wobei der Speicher mit einer ersten Geschwindigkeit arbeitet;

ein Schieberegister mit einer Vielzahl von Eingängen, von denen jeder mit 'einem entsprechenden Ausgang des Eingangszwischenspeichers und einem entsprechenden bidirektionalen Port des Speichers verbunden ist, wobei das Schieberegister in der Lage ist, die Mehrfachbits von Daten von dem Eingangszwischenspeicher und dem Speicher parallel zu empfangen; worin, nachdem die Mehrfachbits von Daten in dieses eingegeben worden sind, das Schieberegister nach dem Empfang eines ersten Befehls von dem Controller die Mehrfachbits seriell mit einer zweiten Geschwindigkeit verschiebt und die Bits einzeln an einem vorgegebenen einen seiner mehrfachen Anzahl von Ausgängen ausgibt, wobei die zweite Geschwindigkeit schneller als die erste Geschwindigkeit ist; und worin weiterhin das Schieberegister nach Empfang eines zweiten Befehls von dem Controller die eingegebenen Mehrfachbits parallel über seine Ausgangsports mit einer ersten Geschwindigkeit ausgibt;

einen logischen Schalter mit einem Eingang, der mit einem der Ausgänge des Schieberegisters zum Empfang von von diesem ausgegebenen Daten und zum Aussenden derselben an einen Ausgangszwischenspeicher verbunden ist, wobei der Schalter in der Lage ist, in parallele oder serielle Betriebsarten gesetzt zu werden, worin der Schalter die empfangenen Daten mit einer ersten Geschwindigkeit überträgt, wenn er in die parallele Betriebsart gesetzt ist, und mit einer zweiten Geschwindigkeit, wenn er in die serielle Betriebsart gesetzt ist;

wodurch der Ausgangszwischenspeicher die Daten an die Anlage aussendet, wobei die Anlage mit der ersten Geschwindigkeit erregt wird, wenn der Schalter in die parallele Betriebsart gesetzt ist, und mit der zweiten Geschwindigkeit, wenn der Schalter in die serielle Betriebsart gesetzt ist.

12. Stimulierungsschaltung nach Anspruch 11, bei welcher der Ausgangszwischenspeicher ein D-Flipflop ist.

13. Stimulierungsschaltung nach Anspruch 11, bei welcher der Speicher ein RAM aufweist.

14. Verfahren zum Stimulieren einer im Test befindlichen Anlage mit mehr als einem Datenfluß, welches eine Steuereinrichtung und eine Vielzahl von Treibern, Empfängern und Stimulierungseinrichtungen verwendet, wobei die Treibereinrichtungen von den Stimulierungseinrichtungen erzeugte Anreizimpulse an die Anlage aus senden, und die Empfangseinrichtungen sich auf die durch die Anlage als Reaktion auf die Anreizimpulse für die Steuereinrichtung erzeugten Signale beziehen, welches die Schritte umfaßt:

- parallele Eingabe einer Vielzahl von Sätzen von Daten an eine bidirektionale Eingangszwischenspeichereinrichtung, wobei jeder Satz von Daten Mehrfachbits enthält, in welchen die Bits repräsentativ für die durch die Steuereinrichtung ausgesendeten Daten sind;

- parallele Eingabe der Sätze von Mehrfachbits in eine Speichereinrichtung;

- Adressierung der Speichereinrichtung, um jeden Satz der Mehrfachbits an einer speziellen Stelle zu speichern;

- Entfernen verschiedener Sätze von Mehrfachbits aus der Speichereinrichtung und parallele Zuführung der Mehrfachbits zu einer Schieberegistereinrichtung;

- Ausgabe der Bits der Schieberegistereinrichtung über logische Umschalteeinrichtungen, welche einen Eingang besitzen, der mit einem vorgegebenen einem der Ausgänge der Schieberegistereinrichtung zum Empfang von von dieser ausgegebenen Daten und zum Übertragen derselben an eine Ausgangszwischenspeichereinrichtung verbunden ist, wobei die logische Umschalteeinrichtung in der Lage ist, in parallele und serielle Betriebsarten gesetzt zu werden, worin die logische Umschalteeinrichtung die empfangenen Daten mit einer ersten Geschwindigkeit, wenn sie in die parallele Betriebsart gesetzt ist, und mit einer zweiten Geschwindigkeit, wenn sie in die serielle Betriebsart gesetzt ist, parallel mit einer ersten Geschwindigkeit an die Anlage nach Empfang eines ersten Befehls von der Steuereinrichtung überträgt;

serielle Verschiebung der Bits in der Schieberegistereinrichtung und Ausgabe der seriell verschobenen Bits einzeln an die Anlage mit einer zweiten Geschwindigkeit nach Empfang eines zweiten Befehls von der Steuereinrichtung;

dadurch Erregen der Anlage mit einer ersten Geschwindigkeit bei Nichtverschieben der Bits, und Erregen der Anlage mit einer zweiten Geschwindigkeit bei Verschieben der Bits, wobei die zweite Geschwindigkeit schneller als die erste Geschwindigkeit ist.

15. Verfahren nach Anspruch 14, bei welchen der Eingabeschritt außerdem umfaßt:

parallele Eingabe der Sätze von Mehrfachbits in die Schieberegistereinrichtung, um auf diese Weise die Speichereinrichtung zu umgehen.