DE3789943T2

DE3789943T2 - Dateneingangsauswahl.

Info

Publication number: DE3789943T2
Application number: DE3789943T
Authority: DE
Inventors: Geoffrey Brier; Mark Wentworth Rayne
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Simoco International Ltd
Priority date: 1986-12-12
Filing date: 1987-12-09
Publication date: 1994-12-15
Anticipated expiration: 2007-12-10
Also published as: EP0271168B1; EP0271168A2; JP2578144B2; DE3789943D1; GB2198564A; KR960008323B1; US4920511A; GB8629755D0; JPS63158652A; KR880008564A; EP0271168A3

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Auswahl eines parallelen Datenanschlusses aus einer Vielzahl solcher Anschlüsse für die Datenübertragung zwischen dem gewählten Anschluß und einem seriellen Datenweg, bei dem eine serielle Folge von Auswahlbits, die den auszuwahlenden Anschluß kennzeichnen, über den Datenweg zu einem seriellen Dateneingang eines getakteten ersten Schieberegisters übertragen und in diesem ersten Register gespeichert wird, wonach Kopplungen von einem parallelen Datenausgang dieses ersten Registers die Auswahl bewirken. Außerdem betrifft die Erfindung Vorrichtungen zur Implementierung des Verfahrens.
Die Ein- und/oder Ausgangseinrichtungen eines Datenverarbeitungsgeräts wie zum Beispiel eines Mikrocomputers reichen manchmal für eine bestimmte Anwendung nicht aus. Beispielsweise können mehr parallele Ein- und/oder Ausgänge benötigt werden als tatsächlich vorhanden sind. In diesem Zusammenhang kann der Anschluß ein Eingangs-, ein Ausgangs- oder ein bidirektionaler Anschluß sein. Darüber hinaus kann der Anschluß selbst mit weiteren Datenverarbeitungselementen, Speicherelementen usw. konstruktiv verbunden sein und somit wirksam eine Station in einem seriellen Leitungsnetz oder ein Peripheriegerät zur seriellen Anbindung des Mikrocomputers bilden. Eines oder mehrere dieser Peripheriegeräte können tatsächlich selbst Mikrocomputer sein. Ein Verfahren wie eingangs erwähnt ist in der Europäischen Patentschrift 51332, die dem US-Patent 4 689 740 entspricht, offengelegt. Auch wenn die bekannte Technik, in der Umgangssprache I²C (Inter I.C.)-System genannt, merkliche Akzeptanz gefunden hat, wird sie doch für recht langsam gehalten.
Es ist eine der Aufgaben der vorliegenden Erfindung, das Ankoppeln von parallelen Datenein- und/oder -ausgangsanschlüssen an einen einzigen seriellen Datenweg zu ermöglichen, so daß eine Datenübertragung zwischen ausgewählten Anschlüssen und dem Weg stattfinden und die Auswahl mittels Auswahlbits, die auf dem Weg mitübertragen werden, getroffen werden kann. So können beispielsweise die Ein- und/oder Ausgangseinrichtungen eines Mikrocomputers mit einer begrenzten Anzahl von parallelen Datenanschlüssen, der ebenfalls eine serielle Datenein-/ -ausgangseinrichtung hat, durch Ankoppeln weiterer parallel er Datenein- oder -ausgänge an den seriellen Datenein-/-ausgang erweitert werden.
Eine weitere Aufgabe der Erfindung ist es, ein Kommunikationssystem höherer Geschwindigkeit zu schaffen. Eine weitere Aufgabe der Erfindung ist es, ein billigeres System zu schaffen, dadurch gekennzeichnet, daß das erste Register zentralisiert statt verteilt sein kann, wie es entsprechend dem I²C-Aufbau der Fall ist.
Gemäß einem Aspekt sieht die Erfindung ein Verfahren zur Auswahl eines aus einer Vielzahl von parallelen Datenanschlüssen für die Datenübertragung zwischen diesem einen Anschluß und einem seriellen Datenweg vor, wobei das Verfahren die Übertragung einer seriellen Folge von Auswahlbits über den Datenweg zu einem seriellen Eingang eines ersten Schieberegisters, die Auswahl des parallelen Datenanschlusses als Reaktion auf einen parallelen Ausgang des ersten Schieberegisters, gekennzeichnet durch die Auswahl des parallelen Datenanschlusses mittels Ankoppeln des Anschlusses an ein weiteres Schieberegister mit einer seriellen Schnittstelle, die mit dem seriellen Datenweg gekoppelt ist, und Freigabe des parallelen Ausgangs des ersten Schieberegisters, um die Kopplung freizugeben, die dem durch die serielle Folge von Auswahlbits festgelegten Anschluß entspricht, umfaßt.
Jede dieser Kopplungen kann zwischen dem entsprechenden Anschluß der Vielzahl von Anschlüssen und den Stufen eines jeweiligen weiteren Schieberegisters hergestellt werden, der auszuwählende Anschluß kann ein Ausgangsanschluß sein, das erste Schieberegister und das weitere Schieberegister, das diesem Ausgangsanschluß entspricht, können hintereinandergeschaltet sein und gemeinsame getaktete Eingänge haben, und der seriellen Folge von Auswahlbits kann eine serielle Folge von Datenbits hinzugefügt werden und in dem weiteren, dem Ausgangsanschluß entsprechenden Schieberegister gespeichert werden, ehe die weitere Kopplung freigegeben wird. Insbesondere dieses letzte Merkmal kann die Ausgabe von Daten beschleunigen.
Gemäß einem weiteren Aspekt sieht die Erfindung eine Vorrichtung zur Auswahl eines aus einer Vielzahl von parallelen Datenanschlüssen und zur Übertragung von Daten zwischen dem Anschluß und einem seriellen Datenweg vor, die ein erstes Schieberegister mit einem mit dem seriellen Datenweg gekoppelten Dateneingang, mindestens ein weiteres Schieberegister mit einer mit dem seriellen Datenweg gekoppelten seriellen Schnittstelle und mit mehreren Stufen, Mittel zum Takten sowohl des ersten als auch der weiteren Schieberegister, wobei das erste Schieberegister einen mit Steuereingängen der Kopplungen zwischen den Stufen des weiteren Schieberegisters und mindestens einem Anschluß gekoppelten parallelen Datenausgang hat, und Mitteln zum Freigeben des parallelen Ausgangs des ersten Schieberegisters, wodurch eine Kopplung zum gewählten Anschluß als Reaktion auf den Inhalt des ersten Schieberegisters freigegeben wird, umfaßt.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1 ein Diagramm einer Vorrichtung zum Auswählen eines parallelen Datenanschlusses aus einer Vielzahl solcher Anschlüsse und zum Übertragen von Daten zwischen dem ausgewählten Anschluß und einem seriellen Datenweg;
Fig. 2a, b, c und d Impulsdiagramme, die den Betrieb der Vorrichtung der Fig. 1 in einer ersten Betriebsart darstellen; und
Fig. 3a, b, c und d Impulsdiagramme, die den Betrieb der Vorrichtung der Fig. 1 in einer zweiten Betriebsart darstellen.
Fig. 1 ist ein Diagramm einer Vorrichtung zum Übertragen von Daten zwischen einem bidirektionalen seriellen Datenweg in Form einer Leitung 1 und einem aus einem Paar paralleler Dateneingangsanschlüsse 2 bzw. 3 und einem Paar paralleler Datenausgangsanschlüsse 4 bzw. 5 ausgewählten parallelen Datenanschluß. Die Leitung 1 ist mit einer seriellen Schnittstelle 6 einer Datenquelle/-senke 7 verbunden, beispielsweise mit dem seriellen Datenein-/-ausgang eines Mikrocontrollers der unter der Typennummer MAB 8051 erhältlichen Art, die im Buch "Microprocessors, Microcontrollers and Peripherals, Data Handbook, Integrated Circuits", Philips Electronic Components and Materials Division, Seiten 43-75, Niederlande, 1985 beschrieben ist.
Die Eingangsanschlüsse 2 und 3 bestehen aus den parallelen Dateneingängen der parallelen Eingangs-/seriellen Ausgangs-Schieberegister-ICs 8 bzw. 9, beispielsweise der unter der Typennummer (desselben Herstellers) 74HC165 erhältlichen Art, wobei diese ICs ebenfalls serielle Dateneingänge 10 bzw. 11 haben, die mit der Plus-Leitung (+V; logisch "1") verbunden sind, und den getakteten Eingängen 12 bzw. 13, die von einem getakteten Ausgang 14 der Quelle/Senke 7 gespeist werden. In ähnlicher Weise bestehen die Ausgangsanschlüsse 4 und 5 aus den parallelen Ausgängen der seriellen Eingangs-/parallelen Ausgangs-Schieberegister-ICs 15 bzw. 16, beispielsweise der unter der Typennummer 74HC4098 erhältlichen Schiebe- und Speicherregister, wobei diese ICs getaktete Eingänge 17 bzw. 18 haben, die vom Ausgang 14 und den Ausgangsfreigabe-Eingängen 19 bzw. 20 gespeist werden, die an die Plus-Leitung angeschlossen sind. Jedes der parallelen Eingangs-/seriellen Ausgangs- Schieberegister-ICs 8 und 9 umfaßt einen eigentlichen Schieberegisterteil 27 bzw. 28, mit dessen parallelen Eingängen 29 bzw. 30 die Anschlüsse 2 bzw. 3 über die Eingangs-Gatter 31 bzw. 32 gekoppelt sind. Die Eingangs-Gatter 31 und 32 werden von Steuersignalen gesteuert, die den invertierenden Eingängen parallel Laden 33 bzw. 34 von den entsprechenden Bitleitungen 35 und 36 des parallelen Ausgangs 37 eines weiteren seriellen Eingangs-/parallelen Ausgangs-Schieberegister-ICs 38 zugeführt werden. Jedes der seriellen Eingangs-/parallelen Ausgangs-Schieberegister-ICs 15 und 16 umfaßt einen eigentlichen Schieberegisterteil 39 bzw. 40, dessen parallele Ausgänge 41 bzw. 42 mit den Anschlüssen 4 bzw. 5 durch hintereinandergeschaltete Kombinationen aus einem Latch 43 bzw. 44 und einem Ausgangspuffer 45 bzw. 46 gekoppelt sind. Die Latches 43 und 44 werden von Steuersignalen gesteuert, die an die Befehlseingänge 47 bzw. 48 über weitere entsprechende Bitleitungen 49 und 50 des parallelen Ausgangs 37 des Register-ICs 38 übertragen werden. Diese Bitleitungen sind mit der Minusleitung (0 V; logisch "0") über die Pull-down-Widerstände 51 bzw. 52 verbunden. Die Bitleitungen 35 und 36 sind mit der Plusleitung (+V; logisch "1") über die Pull-up-Widerstände 53 bzw. 54 verbunden. Die Werte der Widerstände 51-54 werden im Verhältnis zum Quellenwiderstand am entsprechenden Ausgang 35, 36, 49 oder 50 des Register-ICs 38 hoch gewählt, beispielsweise um das 100- bis 1000fache. Jeder dieser Widerstände kann einen Wert von beispielsweise 10 kOhm haben, und die Versorgungsspannung kann beispielsweise 5 Volt sein.
Die seriellen Dateneingänge 21 und 22 der Register-ICs 15 bzw. 16 sind mit einem seriellen Datenausgang 55 des Register-ICs 38 verbunden, von dem ein serieller Dateneingang 64 mit der Leitung 1 verbunden ist. Daher koppelt das Register- IC 38 die Leitung 1 an diese seriellen Dateneingänge an. Die invertierenden seriellen Datenausgänge 23 und 24 der Register-ICs 8 bzw. 9 sind mit der Leitung 1 über die npn-Transistoren 25 bzw. 26 gekoppelt, die jeweils in Emittergrundschaltung angeschlossen sind.
Wie die Register-ICs 15 und 16 umfaßt auch das Register-IC 38 (das ebenfalls der unter der Typennummer 74HC4098 erhältlichen Art sein kann) einen eigentlichen Schieberegisterteil 56, dessen paralleler Ausgang 57 mit dem parallelen Ausgang 37 über den hintereinandergeschalteten Latch 58 und Ausgangspuffer 59 gekoppelt ist. Der Puffer 59 hat Dreizustands-Ausgänge (Hi, Lo und an eine hohe Impedanz angeschlossen), was der Grund für den Einbau der Widerstände 51-54 ist. Wenn das Potential an seinem Ausgangsfreigabe-Eingang 60 logisch "1" ist, erscheinen die Daten im Latch 58 am parallelen Ausgang 37. Dieser Ausgangsfreigabe-Eingang ist, ebenso wie ein Befehlssignaleingang 62 des Latch 58, mit einem weiteren Ausgang 61 der Datenquelle/-senke 7 verbunden. Ein getakteter Eingang 63 des Register-ICs 38 ist mit dem getakteten Ausgang 14 der Quelle/Senke 7 verbunden.
Fig. 2 ist ein Impulsdiagramm, das zeigt, wie ein Byte Information an den Ausgangsanschluß 5 geschrieben wird, wobei davon ausgegangen wird, daß jedes der Register-ICs 8, 9,15,16 und 38 8 Bits groß ist und daß die Ausgangs-Bitleitungen 35, 36, 49 und 50 des Register-ICs 38 seiner letzten Stufe, vorletzten Stufe, der vorvorletzten Stufe bzw. vorvorvorletzten Stufe entsprechen. Außerdem wird davon ausgegangen, daß die Datenquelle/-senke 7 ein entsprechend programmierter Mikrocomputer mit einem seriellen Datenein-/-ausgang 6, einem getakteten Ausgang 14 und einem weiteren Ausgang 61 ist, wobei der letztere beispielsweise eine einzelne Bitleitung eines seiner Anschlüsse sein kann. Fig. 2a zeigt die vom Computer 7 erzeugten Daten auf Leitung 1 der Fig. 1, Fig. 2b das Signal, das er an seinem Ausgang 61 erzeugt, Fig. 2c das Signal, das an der Ausgangs-Bitleitung 50 des Register-ICs 38 erscheint, und Fig. 2d das vom Computer 7 erzeugte Taktsignal an seinem Ausgang 14. Zum Zeitpunkt t0 beginnt der Computer 7 das 8-Bit-Byte, das an den Anschluß 5 geschrieben werden soll, seriell an seinem seriellen Datenein-/ausgang 6, d. h. auf Leitung 1, zu erzeugen, wobei dieses Byte mittels aufeinanderfolgender Taktimpulse in das Register 56 geschoben wird und darin zum Zeitpunkt t1 komplett enthalten ist. Zu diesem Zeitpunkt t1 beginnt der Computer 7, seriell auf Leitung 1 die Bitfolge 1101XXXX zu erzeugen, die am parallelen Ausgang 37 des Schieberegister-ICs 38 benötigt wird, wenn der Ausgangsanschluß 5 adressiert werden soll, wobei die Eingangsgatter 31 und 32 der ICs 8 und 9 logisch "0" an den Eingängen parallel Laden 33 und 34 benötigen, wenn sie freigegeben werden sollen, und die Latches 43 und 44 der ICs 15 und 16 logisch "1" an den Befehlseingängen 47 und 48 benötigen, wenn sie den Inhalt der Register 39 und 40 speichern sollen. Während der Zeit t1-t2 wird diese Bitfolge in das Register 56 geschoben, und der vorherige Inhalt des Registers 56, d. h. das an Anschluß 5 zu schreibende Byte, wird über den Ausgang 55 heraus und in die beiden Register 39 und 40 über die Eingänge 21 und 22 geschoben. Zum Zeitpunkt t3, wenn sich dieses Byte komplett im Register 56 befindet, erzeugt der Computer 7 logisch "1" an seinem Ausgang 61 (Fig. 2b), wodurch der Inhalt des Registers 56 in den Latch 58 gespeichert wird und am parallelen Ausgang 37 erscheint, d. h., daß die Bits 1, 1, 0 und 1 auf den Leitungen 35, 36, 49 bzw. 50 erscheinen. (Die vorherigen Bits auf diesen Leitungen waren 1, 1, 0 und 0 wegen des hochohmigen Zustands des Ausgangs 37 aufgrund seines Ausgangsfreigabesignals logisch "0" und des Vorhandenseins der Widerstände 51-54). Somit wird der Latch 44 von der logischen "1" gesteuert, die auf Leitung 50 erscheint (Fig. 2c) und das Byte in Register 40 zum Ausgangsanschluß 5 überträgt, während der Latch 43 davon nicht betroffen ist und die Gatter 31 und 32 gesperrt bleiben. Zum Zeitpunkt t4 setzt der Computer 7 den Wert an seinem Ausgang 61 auf logisch "0" zurück, wodurch der Ausgangspuffer 59 wieder hochohmig wird und daher der Wert auf der Bitleitung 50 wieder auf "0" gesetzt wird. Das Byte bleibt im Latch 44 und somit am Ausgangsanschluß 5. Offensichtlich hätte, wenn das Byte an Anschluß 4 statt an Anschluß 5 hätte geschrieben werden müssen, die Bitfolge 1110XXXX anstatt der Folge 1101XXXX auf Leitung 1 erzeugt werden müssen, wodurch der auf der Bitleitung 50 erzeugte Impuls (Fig. 2c) durch einen Impuls auf der Leitung 49 ersetzt worden wäre.
Fig. 3 ist ein Impulsdiagramm, das das Schreiben eines an den Eingangsanschluß 3 auf die serielle Datenleitung 1 gesandten parallelen Bytes zeigt. Fig. 3a zeigt die auf Leitung 1 vorhandenen Daten, Fig. 3b das Signal, das der Computer 7 an seinem Ausgang 61 erzeugt, Fig. 3c das Signal, das auf der Ausgangs- Bitleitung 36 des ICs 38 erscheint, und Fig. 3d das vom Computer 7 an seinem Ausgang 14 erzeugte Taktsignal. Zum Zeitpunkt t0 beginnt der Computer 7, die Bitfolge 1000XXXX, d. h. die am parallelen Ausgang 37 des Schieberegister-ICs 38 benötigte Bitfolge, wenn der Eingangsanschluß 3 adressiert werden soll, seriell an seinem seriellen Datenein-/-ausgang 6, d. h. auf Leitung 1, zu erzeugen. Während der Zeit t0-t1 wird diese Bitfolge in das Register 56 geschoben. Zum Zeitpunkt t2, wenn sich die komplette Bitfolge im Register 56 befindet, erzeugt der Computer 7 logisch "l" an seinem Ausgang 61 (Fig. 3b), wodurch der Inhalt des Registers 56 am parallelen Ausgang 37 erscheint, d. h., daß die Bits 1, 0, 0 und 0 auf den Leitungen 35, 36, 49 und 50 erscheinen. Daher ändern sich die Werte auf den Leitungen 35, 49 und 50 nicht, aber der Wert auf Leitung 36 wechselt von "1" zu "0" (Fig. 3c), d. h. auf den Wert Parallel Laden des Schieberegister-ICs 9 zum entsprechenden Eingang 34, an den es angeschlossen ist. Das Byte am Eingangsanschluß 3 wird daher in das Schieberegister 28 geladen, von wo es danach in invertierter Form zum seriellen Ausgang 24 während der Zeit t3-t4 geschoben, nochmals vom Emitterschaltungstransistor 26 invertiert und auf die Leitung 1 und somit zum seriellen Datenein-/-ausgang 6 des Computers 7 übertragen wird. Der Computer setzt den Wert an seinem Ausgang 61 zum Zeitpunkt t3 auf "0" zurück, wodurch wiederum der Wert der Bitleitung 36 auf "1" gesetzt wird und dadurch das parallele Laden des Registers 28 wieder deaktiviert wird. Da der serielle Dateneingang 11 des Register-ICs 9 mit logisch "1" verbunden ist, bleibt der Wert der Leitung 1 nach der Zeit t4 auf "1", bis weitere Daten eintreffen, da der Transistor 26 dann abgeschaltet wird. (Die Werte der Kollektor-Lastwiderstände 70 und 71 der Transistoren 25 und 26, die offensichtlich durch einen einzigen Pull-up-Widerstand mit demselben Wert wie die parallelgeschalteten Widerstände ersetzt werden können, werden relativ hoch gewählt, beispielsweise das 100- bis 1000fache des "Ein"- Widerstands jedes der Transistoren 25 und 26 und des Quellenwiderstands am seriellen Datenausgang 6 des Mikrocomputers 7.) Die Leitung 1 führt daher effektiv eine verdrahtete UND-Verknüpfung an den an den Kollektoren der Transistoren 25 und 26 und am Ausgang 6 erzeugten logischen Werten aus (dasselbe wie ein verdrahtetes ODER, wenn man annimmt, daß das Erdpotential logisch "1" und +V logisch "0" entspricht). Offensichtlich hätte, wenn das Byte am Eingangsanschluß 2 statt an Anschluß 3 hätte seriell auf Leitung 1 gesandt werden müssen, der Computer die Bitfolge 0100XXXX anstatt der Folge 1000XXXX während der Zeit t0-t1 erzeugen müssen, wodurch der auf der Leitung 36 erzeugte Impuls (Fig. 3c) durch einen Impuls auf der Leitung 35 ersetzt worden wäre.
Offen sichtlich können, falls gewünscht, die vier unbenutzten Bitleitungen (nicht dargestellt) am parallelen Ausgang 37 des Register-ICs 38 zur Steuerung weiterer Ein- oder Ausgangsanschlüsse auf ähnliche Weise verwendet werden, wobei in diesem Fall die entsprechenden "don't care"-Bits in den obengenannten Bitfolgen entsprechende Werte erhalten müssen, damit die entsprechenden Anschlüsse nach Bedarf adressiert oder nicht adressiert werden. Müssen mehr als acht Anschlüsse gesteuert werden, kann ICs hinter IC 38 erweitert werden, wodurch die vom Computer 7 erzeugten Adreß- Bitfolgen entsprechend erweitert werden. Alternativ kann der parallele Ausgang 37 mit den Befehlseingängen oder den Eingängen parallel Laden der verschiedenen Schieberegister-ICs über einen Decodierer für die verschiedenen möglichen Bitkombinationen am Ausgang 37 gekoppelt werden, wodurch es möglich wird, bis zu 256 Anschlüsse mit diesem parallelen 8-Bit-Ausgang zu steuern. Umgekehrt kann die Anzahl der Aus- und/oder Eingangsanschlüsse verringert werden; tatsächlich kann die Anordnung nur Ausgangs- oder nur Eingangsanschlüsse enthalten. Insbesondere kann, wenn sie nur Ausgangsanschlüsse enthält, der serielle Eingang 64 des Registers 56 vom seriellen Datenausgang (nicht abgebildet) eines der Register 39 und 40 gespeist werden, statt daß die Register 39 und 40 vom seriellen Ausgang 55 des Registers 56 gespeist werden, sofern die Reihenfolge, in der die zwei in Fig. 2a gezeigten Bytes erzeugt werden, umgekehrt wird.
Die Taktsignale der Fig. 2d und 3d sind als Dauersignale dargestellt. Wenn die serielle Datenquelle/-senke 7 ein entsprechend programmierter Mikrocomputer ist, beispielsweise der unter der Typennummer MAB8051 erhältlichen Art, kann dieses Taktsignal tatsächlich als Bestandteil des seriellen Ein- /Ausgangsmechanismus der Anordnung erzeugt werden; in diesem Fall können zu bestimmten Zeiten Pausen in diesem Taktsignal auftreten. In Fig. 2 kann beispielsweise eine Pause im Taktsignal der Fig. 2d unmittelbar nach der Anstiegsflanke zur Zeit t1 (mit einer entsprechenden Pause in der Datenbitfolge der Fig. 2a) auftreten, während sich der Mikrocomputer auf die Ausgabe des zweiten dargestellten Bytes vorbereitet. Des weiteren kann das Taktsignal der Fig. 2d nach der Anstiegsflanke zur Zeit t2 tatsächlich im Hi-Zustand bleiben. In ähnlicher Weise kann in Fig. 3 eine Pause im Taktsignal der Fig. 3d unmittelbar nach der Anstiegsflanke zur Zeit t1 auftreten, während sich der Mikrocomputer auf die Eingabe des zweiten dargestellten Bytes vorbereitet, und das Taktsignal kann nach der Anstiegsflanke zur Zeit t4 im Hi-Zustand bleiben.
Wie erwähnt, ist für jeden der Ein- und Ausgangsanschlüsse 2, 3, 4 und 5 jeweils ein Schieberegister 31, 32, 39 oder 40 vorgesehen. Dies ist in vielen Fällen vorteilhaft, insbesondere wenn die verschiedenen Anschlüsse räumlich weit voneinander entfernt sind, da bei Anordnung jedes dieser Schieberegister in der Nähe des entsprechenden Anschlusses nur drei Signalleitungen (Befehls-, serielles Daten- und Taktsignal) zwischen jeder Anschluß-/Registergruppe und der Gruppe der Einheiten 7 und 38 erforderlich sind. Hat jedoch die Bereitstellung von mehr Signalleitungen keine oder kaum Auswirkungen, kann offenkundig ein einzelnes Register auf mehr als einen Anschluß aufgeteilt werden. Beispielsweise kann in Fig. 1 das Register 40 wegfallen, wobei der parallele Eingang zum Latch 44 in diesem Fall an den parallelen Ausgang des Registers 39 angeschlossen wird. Als weiteres Beispiel kann das Register 28 wegfallen, wobei der parallele Ausgang des Gatters 32 statt dessen an den parallelen Eingang des Registers 27 angeschlossen wird. In der Tat können alle Register 31, 32, 39 und 40 durch ein einzelnes Register mit einem parallelen Dateneingang und einem parallelen Datenausgang ersetzt werden, sofern es so ausgelegt ist, daß die Datenschieberichtung durch dieses Register umkehrbar ist.

Claims

1. Verfahren zum Auswählen eines Anschlusses aus einer Vielzahl paralleler Datenanschlüsse zur Datenübertragung zwischen diesem Anschluß und einem seriellen Datenweg, wobei das Verfahren die Übertragung einer seriellen Folge von Auswahlbits über den Datenweg zu einem seriellen Eingang eines ersten Schieberegisters, das Speichern der Auswahlbits im ersten Schieberegister, das Auswählen des parallelen Datenanschlusses als Reaktion auf einen parallelen Ausgang des ersten Schieberegisters umfaßt, dadurch gekennzeichnet, daß dieser eine parallele Datenanschluß durch eine Kopplung zwischen diesem Anschluß und einem weiteren Schieberegister mit einer mit dem seriellen Datenweg gekoppelten seriellen Schnittstelle ausgewählt und der parallele Ausgang des ersten Schieberegisters freigegeben wird, um die Kopplung freizugeben, die dem von der seriellen Folge von Auswahlbits gekennzeichneten Anschluß entspricht.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jede derartige Kopplung zwischen dem entsprechenden Anschluß der Vielzahl von Anschlüssen und den Stufen des jeweiligen weiteren Schieberegisters hergestellt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der auszuwählende Anschluß ein Ausgangsanschluß ist und daß das erste Schieberegister und das dem Ausgangsanschluß entsprechende weitere Schieberegister hintereinandergeschaltet sind und gemeinsame Taktimpulseingänge haben und daß der seriellen Folge von Auswahlbits eine serielle Folge von Datenbits hinzugefügt und in dem den Ausgangsanschluß entsprechenden weiteren Schieberegister vor Freigabe der Kopplung gespeichert wird.

4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der auszuwählende Anschluß ein Eingangsanschluß ist und daß die Daten in dem dem Eingangsanschluß entsprechenden weiteren Schieberegister nach Freigabe der Kopplung taktgesteuert auf den seriellen Datenweg gebracht werden.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein bestimmter Anschluß aus der Vielzahl von Anschlüssen ein Ausgangsanschluß ist und daß eine Verbindung zwischen dem parallelen Ausgang des ersten Registers zu einem Freigabe-Steuereingang der dem Ausgangsanschluß entsprechenden Kopplung zu einem Befehlseingang eines Latch in dieser Kopplung hergestellt wird.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein bestimmter Anschluß aus der Vielzahl von Anschlüssen ein Eingangsanschluß ist und daß eine Verbindung zwischen dem parallelen Ausgang des ersten Registers zu einem Freigabe-Steuereingang der dem Eingangsanschluß entsprechenden Kopplung zu einem Freigabeeingang eines Gatters in dieser Kopplung hergestellt wird.

7. Vorrichtung zum Auswählen eines Anschlusses aus einer Vielzahl von parallelen Datenanschlüssen und zum Übertragen von Daten zwischen diesem Anschluß und einem seriellen Datenweg, wobei die Vorrichtung ein erstes Schieberegister mit einer mit dem seriellen Datenweg gekoppelten seriellen Schnittstelle, mindestens ein weiteres Schieberegister mit einer mit dem seriellen Datenweg gekoppelten seriellen Schnittstelle und einer Vielzahl von Stufen, Mittel zur Taktsteuerung des ersten und aller weiteren Schieberegister, wobei das erste Schieberegister einen mit Steuereingängen von Kopplungen zwischen den Stufen des weiteren Schieberegisters und mindestens dem einen Anschluß gekoppeiten parallelen Datenausgang hat, und Mittel zur Freigabe des parallelen Ausgangs des ersten Schieberegisters, um eine Kopplung zum ausgewählten Anschluß als Reaktion auf den Inhalt des ersten Schieberegisters freizugeben, umfaßt.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der erste und zweite Anschluß aus der Vielzahl von Anschlüssen Eingangsanschlüsse sind und daß serielle Datenausgänge des weiteren Schieberegisters, das dem ersten und zweiten Anschluß entspricht, mit dem seriellen Datenweg über jeweilige Eingänge einer UND- Verknüpfungsschaltung gekoppelt sind und daß jedes dieser weiteren Schieberegister mit einem seriellen Dateneingang versehen ist, der mit dem logischen Wert verbunden ist, der nach dem Takten durch das entsprechende weitere Schieberegister zum Beaufschlagen des entsprechenden Eingangs der UND-Verknüpfungsschaltung mit einer logischen "1" führt.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die UND-Verknüpfungsschaltung eine verdrahtete UND-Verknüpfungsschaltung ist, in der der serielle Datenweg einen Bestandteil bildet.

10. Vorrichtung nach Anspruch 8 oder 9, einschließlich einer seriellen Datenquelle, von der ein Ausgang mit dem seriellen Datenweg über einen weiteren Eingang der UND-Verknüpfungsschaltung gekoppelt ist.

11. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß ein bestimmter Anschluß der Vielzahl von Anschlüssen ein Eingangsanschluß ist, daß ein serieller Datenausgang des weiteren Schieberegisters, das dem bestimmten Anschluß entspricht, mit dem seriellen Datenweg über einen ersten Eingang einer UND- Verknüpfungsschaltung gekoppelt ist und daß dieses weitere Schieberegister mit einem seriellen Dateneingang versehen ist, der mit dem logischen Wert verbunden ist, der nach dem Takten durch dieses weitere Schieberegister zum Beaufschlagen des ersten Eingangs der UND-Verknüpfungsschaltung mit einer logischen "1" führt, wobei die Vorrichtung eine serielle Datenquelle beinhaltet, von der ein Ausgang mit dem seriellen Datenweg über einen zweiten Eingang der UND-Verknüpfungsschaltung gekoppelt ist.

12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die UND-Verknüpfungsschaltung eine verdrahtete UND-Verknüpfungsschaltung ist, in der der serielle Datenweg einen Bestandteil bildet.

13. Vorrichtung nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet, daß die weiteren Kopplungen einen hintereinandergeschalteten Latch und Puffer beinhalten, und daß das Mittel zur Freigabe der weiteren Kopplungen Mittel zum Beaufschlagen eines Befehlseingangs des Latch mit einem Befehlssignal und eines Ausgangsfreigabesignaleingangs des Puffers mit einem Ausgangsfreigabesignal umfaßt.

14. Vorrichtung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß ein bestimmter Anschluß der Vielzahl von Anschlüssen ein Ausgangsanschluß ist und daß das diesem Anschluß entsprechende weitere Register und das erste Schieberegister hintereinandergeschaltet sind.

15. Vorrichtung nach einem der Ansprüche 7 bis 14, dadurch gekennzeichnet, daß ein bestimmter Anschluß der Vielzahl von Anschlüssen ein Eingangsanschluß ist und daß die weitere Kopplung mit einem Freigabesteuereingang der Kopplung zwischen dem Eingangsanschluß und den Stufen des diesem Anschluß entsprechenden weiteren Schieberegisters ein Freigabeeingang eines in der letzteren Verbindung enthaltenen Gatters ist.

16. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die weitere Kopplung mit einem Freigabesteuereingang der Kopplung zwischen dem Ausgangsanschluß und den Stufen des diesem Anschluß entsprechenden weiteren Schieberegisters ein Steuersignaleingang eines in der letzteren Kopplung enthaltenen Latch ist.