KR20060033786A - 디바이스 식별 - Google Patents

Abstract

2 이상의 디바이스들간에 커뮤니케이션들의 전송을 위해 상기 2 이상의 디바이스들(11, 12, 13, 14)이 데이터 버스(10)에 의해 연결된 시스템에서 동작할 수 있는 데이터 처리 디바이스로, 상기 데이터 버스는 2 이상의 데이터 라인들(15)을 가지며, 상기 디바이스는 각각 상기 데이터 버스의 각 데이터 라인에 연결된, 2 이상의 데이터 버스 커넥터들(40, 41, 42); 상기 데이터 버스를 통해 전송된 데이터를 수신하기 위해 디바이스의 제1 동작 모드에서 기능할 수 있으며, 상기 제1 동작 모드 동안 상기 데이터 버스 커넥터들 상에서 소정 형식의 1 이상의 데이터 워드들의 비트들이 수신되는 순서에 응답하여, 디바이스에 대한 아이덴티티를 결정하고 디바이스의 아이덴티티 저장부에 상기 아이덴티티를 저장하는 아이덴티티 수집 유닛; 및 버스를 통해 전송된 커뮤티케이션들을 처리하기 위해 디바이스의 제2 동작 모드에서 기능할 수 있으며, 데이터 저장부에 저장된 아이덴티티를 목적(destination)으로 지정하는 데이터 처리 유닛;을 포함한다.

Description

디바이스 식별{Device identification}

본 발명은 상호 연결된 디바이스들, 더욱 상세하게는 회로 기판상에서 상호 연결된 전자 디바이스들의 식별에 관한 것이다.

도 1은 회로 기판(6)상에서 상호 연결된 3개의 집적된 회로 디바이스들(1, 2, 3)을 도시하고 있다. 상기 디바이스들은 버스(4)를 정의하는 전기 전도성 라인들에 의해 상호 연결된다. 전기 전도성 라인들은 유선들 및/또는 전도성 스트립들에 의해 정의될 수 있다. 버스(4)는 어드레스, 데이터 및 제어 라인들을 포함한다.

집적된 회로 디바이스들(1, 2, 3) 중 하나가 디바이스들 중 다른 하나로부터 데이터를 읽거나 쓰고자 할 때, 그것은 버스(4)를 통해 그 다른 디바이스를 액세스한다. 버스(4)는 모든 디바이스들에 연결되어 있기 때문에, 액세스중인 디바이스를 식별하기 위한 메커니즘이 있어야 한다. 몇몇 접근 방식이 있다.

1. 한가지 접근 방식은 도 1의 5에서 도시된 바와 같은, 한 세트의 전용 디바이스 선택 라인들을 제공하는 것이다. 하나의 디바이스 선택 라인이 디바이스들(1-3) 각각에 대해 제공되며, 각각의 디바이스 선택 라인은 각 디바이스에 있는 각각의 디바이스 선택 핀에 연결된다. 버스(4)를 통해 액세스가 이루어지는 시간에 디바이스에 대응하는 라인의 단정(assertion)은 그 디바이스에 대해 액세스가 예정 되었음을 확인한다. 이러한 접근 방식은 디바이스 선택 라인들(5)이 회로 기판(6) 위의 소중한 공간을 차지하며, 상호 연결될 수 있는 디바이스들의 최대의 수는 이용 가능한 디바이스 선택 라인들 및 디바이스들에 있는 디바이스 선택 핀들의 수에 제한된다는 단점을 가진다.

2. 다른 접근 방식은 디바이스들이 공통 어드레스 공간을 공유하도록 하는 것이다. 그러한 방식으로, 읽기 또는 쓰기 동작에 대해 지정된 어드레스는 액세스되고 있는 디바이스를 암시적으로 나타낸다. 이러한 시스템에서는, 디바이스 선택 라인들(5)이 생략될 수 있으며, 마찬가지로 디바이스들에 있는 대응하는 디바이스 선택 핀들로 생략될 수 있다. 그러나, 이러한 시스템은 공통 어드레스 공간의 어느 부분이 그에 대해 할당되었는지를 각 디바이스가 알도록, 디바이스들은 미리 구성되어 있어야 할 것을 필요로 한다. 이러한 방식은 사실상 어려운데, 왜냐하면 디바이스들은 간혹 독립적으로 설계되며, 디바이스들은 심지어 동일할 수 있기 때문이다(예컨대, 일련의 메모리 칩들이 버스(4)에 연결된다면).

액세스 동작들을 위한 목적으로 디바이스들이 식별되도록 하는 개선된 수단을 위한 요구가 있다.

본 발명의 일 태양에 따르면, 2 이상의 디바이스들간에 커뮤니케이션들의 전송을 위해 상기 2 이상의 디바이스들이 데이터 버스에 의해 연결된 시스템에서 동작 가능한 데이터 처리 디바이스가 제공되는데, 상기 데이터 버스는 2 이상의 데이터 라인들을 가지며, 상기 디바이스는 각각이 상기 데이터 버스의 각 데이터 라인으로 연결되는 2 이상의 데이터 버스 커넥터들; 상기 데이터 버스를 통해 전송된 데이터를 수신하기 위해 상기 디바이스의 제1 동작 모드에서 기능할 수 있으며, 상기 제1 동작 모드 동안 상기 데이터 버스 커넥터들 상에서 소정의 형식의 1 이상의 데이터 워드들의 비트들이 수신되는 순서에 응답하여, 상기 디바이스에 대한 아이덴티티를 결정하고 상기 디바이스의 아이덴티티 저장부에 상기 아이덴티티를 저장하는 아이덴티티 수집 유닛; 및 상기 버스를 통해 전송된 커뮤티케이션들을 처리하기 위해 상기 디바이스의 제2 동작 모드에서 기능할 수 있으며, 상기 데이터 저장부에 저장된 아이덴티티를 목적(destination)으로 지정하는 데이터 처리 유닛을 가지는 것을 특징으로 한다.

본 발명의 제2 태양에 따르면, 2 이상의 디바이스들간에 커뮤니케이션들의 전송을 위해 상기 2 이상의 디바이스들이 데이터 버스에 의해 연결된 시스템에서 동작 가능한 데이터 처리 디바이스에 아이덴티티를 할당하기 위한 방법이 제공되는데, 상기 데이터 버스는 2 이상의 데이터 라인들을 가지며, 상기 디바이스는 각각 상기 데이터 버스의 각 데이터 라인에 연결된 2 이상의 데이터 버스 커넥터들을 가지며, 상기 방법은 상기 디바이스의 제1 동작 모드에서, 상기 데이터 버스를 통해 전송된 데이터를 수신하고, 소정의 형식의 1 이상의 데이터 워드들의 비트들이 데이터 버스 커넥터들에서 수신되는 순서에 응답하여 상기 디바이스의 아이덴티티를 결정하는 단계; 및 상기 아이덴티티를 상기 디바이스의 아이덴티티 저장부에 저장하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 아이덴티티 수집 유닛은 상기 디바이스에 대한 아이덴티티를 결정하기 위해 룩업 테이블에 따라 소정의 형식의 각 데이터 워드를 처리하도록 구성되는 것을 특징으로 한다. 대안적으로, 상기 아이덴티티 수집 유닛은 저장된 알고리즘 또는 상태 엔진 또는 다른 수단을 사용한다.

상기 디바이스는 데이터 버스 커넥터들 및 데이터 처리 유닛 사이에 위치하며, 적어도 제2 동작 모드에서 저장된 아이덴티티에 따라서 버스의 데이터 라인들 중 적어도 2개로부터 수신된 데이터를 다시 정리하여, 데이터 처리 유닛으로 전달하도록 구성된 멀티플렉싱 장치를 포함하는 것을 특징으로 한다. 상기 멀티플렉싱 장치는 하드웨어 또는 소프트웨어로 구현될 수 있다.

바람직하게는, 상기 아이덴티티 수집 유닛은 표준 순서로부터 각 상기 데이터 워드의 비트들 중 적어도 일부의 순서에서의 이탈(deviation)에 따라서 상기 아이덴티티를 결정하도록 구성되며, 상기 멀티플렉싱 장치는 상기 데이터 처리 유닛에 인가될 때 비트들에 대한 표준 순서를 다시 저장하기 위하여, 상기 버스의 데이터 라인들을 다시 정리(re-order)하도록 구성되는 것을 특징으로 한다.

상기 디바이스는 데이터 프로세서, 메모리 디바이스 또는 더욱 복잡한 기능적 디바이스이다. 상기 디바이스는 단일한 집적 회로에 구현될 수 있거나, 또는 2 이상의 상호 연결된 요소들로 이루어질 수 있다. 상기 버스는 회로 기판상에 로컬 라이징(localise)되거나, 또는 외부 디바이스들과의 커뮤티케이션을 허가할 수 있다. 상기 디바이스는 집적 회로상에 정의될 수 있다. 상기 데이터 버스는 상기 집적 회로로부터 및/또는 상기 집적 회로에 전달하기 위한 커넥터들일 수 있다.

본 발명은 또한 상기 데이터 버스에 의해 상호 연결된 위에서 설명된 2 이상의 데이터 처리 디바이스들을 포함하는 데이터 처리 시스템을 제공한다.

상기 데이터 처리 시스템은 상기 버스에 연결되며, 상기 데이터 버스를 통해 소정의 형식의 1 이상의 데이터 워드들을 전송하도록 기능할 수 있는 추가 디바이스를 포함할 수 있다.

상기 추가 디바이스는 제1 동작 모드로 들어가도록 상기 데이터 처리 디바이스들을 트리거링할 수 있다.

상기 데이터 처리 디바이스들은 상기 시스템의 초기화시에 상기 제1 동작 모드로 자동으로 들어가도록 구성된다.

상기 방법은 상기 디바이스의 제2 동작 모드에서, 상기 디바이스의 데이터 처리 유닛에 의해 상기 버스를 통해 전송된 커뮤니케이션들을 처리하고, 상기 데이터 저장부에 저장된 아이덴티티를 목적(destination)으로 지정하는 단계를 포함할 수 있다.

본 발명은 첨부된 도면들을 참조하여 예시의 방식으로 이제부터 기술될 것이다.

도 1은 회로 기판상에서 상호 연결된 디바이스들을 포함하는 종래 기술의 장치를 도시하고 있다.

도 2는 4개의 상호 연결된 디바이스들을 포함하는 장치를 도시하고 있다.

도 3은 디바이스의 일반적인 구조를 도시하고 있다.

도 4는 디바이스의 멀티플렉싱 장치를 도시하고 있다.

도 5는 수신된 데이터 워드들을 처리하기 위한 결정 트리를 도시하고 있다.

종래 장치(arrangement)에서, 버스는 다수의 라인들을 가지고 있다. 버스가 연결될 각 디바이스는 버스로의 연결을 위한 같은 수의 전용 핀들을 가지고 있다. 프로토콜은 버스의 각 라인의 중요도를 정의할 것이다. 디바이스의 핀 n이 버스의 라인 n에 연결되도록 각 디바이스는 버스에 연결된다.

따라서, 버스의 라인 n 상의 신호는 각 디바이스에 의해 버스 프로토콜에 의해 지정된 바와 같이 라인 n 상의 신호를 나타내는 것으로 취급된다.

도 2의 장치(arrangement)에서, 어드레스, 데이터 및 제어 신호(10)는 디바이스들(11, 12, 13, 14)을 함께 연결한다. 위에서 기술된 장치와 대조적으로, 버스는 다른 디바이스들에 직접 연결되지 않는다. 버스의 4 라인들(15)이 디바이스 구성 라인들로 사용되며, 이러한 4 라인들(15)은 디바이스들 중 다른 것들에 연결되는 순열(permutation)과는 다른 순열로 각 디바이스들에 연결된다. 버스의 통상적인 동작에 앞서, 구성 단계(configuration phase)가 실행된다. 구성 단계에서는, 마스터 디바이스로 동작하는, 디바이스들 중 하나(11)에 의해, 구성 신호가 버스의 디바이스 구성 라인들을 통해 전송된다. 순열에서의 차이 때문에, 구성 신호는 슬레이브 디바이스들로 동작하는, 각각의 다른 디바이스들(12-14)에 의해 다르게 수신된다. 구성 신호를 수신하면, 슬레이브 디바이스들 각각은 구성 신호에 기초하여 디바이스 ID(identification)를 채택한다. 이러한 디바이스 ID는 버스의 이후의 통상적인 동작에 있어서, 데이터 읽기, 데이터 쓰기 또는 버스를 통한 다른 동작들을 위해 디바이스가 액세스되어야 할 때, 그러한 디바이스를 식별하기 위해 사용된다.

도 2의 장치가 이제 더욱 상세하게 기술될 것이다.

도 2는 4개의 디바이스들(11-14)이 위치한 회로 기판(16)을 도시하고 있다. 상기 디바이스들은 예를 들면, 집적 회로들(ICs), 논리 디바이스들 또는 이산 요소들로 이루어진 디바이스들일 수 있다. 상기 디바이스들은 버스(10)에 의해 상호 연결된다. 상기 버스는 다수의 전기 전도성 라인들로 이루어지며, 바람직하게는 이러한 라인들은 회로 기판 위에 정의된 트랙들(tracks)로 이루어진다. 버스의 각 라인은 각 디바이스의 각각의 입/출력 단자, 예를 들면 상기 디바이스가 IC인 경우에 각각의 핀에 연결된다.

구성 단계의 실행중에 구성 신호를 발생시킨다는 점에서, 디바이스들 중 하나(11)는 마스터 디바이스로 동작한다. 나머지 디바이스들(12-14)은 구성 단계 중에 디바이스 ID를 수용한다는 점에서 슬레이브 디바이스들로 동작한다.

버스(10)의 4개 라인들은 구성 라인들로 기능한다. 구성 라인들은 다른 순서들로 슬레이브 디바이스들에 연결된다. 본 예시에서, 구성 라인들은 버스의 라인 0부터 라인 3이다. 구성 라인들은 다음 표 1에서 도시된 순서들로 디바이스들의 핀 0 부터 3까지에 연결된다.

시스템이 초기화될 때, 소정 길이의 시간 동안에 시스템은 자동으로 구성 단계를 입력한다. 그러한 길이의 시간 동안 디바이스들은 구성 모드로 작동하도록 미리 구성된다. 구성 모드를 선택하기 위한 다른 방법들이 가능한데, 예를 들면 마스터 디바이스는 버스를 통해 소정 형식의 신호를 전송함으로써 슬레이브 디바이스들이 구성 모드에 들어가도록 신호할 수 있다.

구성 모드에서, 마스터 디바이스는 구성 신호를 슬레이브 디바이스들로 전송한다. 이러한 예시에서, 구성 신호는 각각 구성 라인들 0부터 3을 통해 전송되는 데이터 1000이다. 다른 형식들의 구성신호들이 사용될 수 있으며, 이하에서 예시들은 더욱 상세하게 기술된다.

구성 신호 1000이 디바이스(11)에 의해 전송될 때, 구성 라인들이 각각의 다른 디바이스들에 연결되는 순서에서의 차이점 때문에, 구성 신호 1000은 각각의 슬레이브 디바이스들에 의해 다르게 수신된다. 본 예시에서 구성 신호는 다음 표 2에 의해 도시된 바와 같이 각 디바이스들에 의해 수신된다.

구성 신호를 수신하면, 각 디바이스는 상기 구성 신호에 기초하여 아이덴티티를 채택한다. 이러한 예시에서, 디바이스들은 구성 단계 동안에 비트 1을 수신한 라인에 대응하는 인덱스에 기초하여 아이덴티티를 채택한다. 따라서, 디바이스(12)는 아이덴티티 0을 채택하고, 디바이스(13)은 아이덴티티 1을, 그리고 디바이스(14)는 아이덴티티 2를 채택한다. 마스터 디바이스는 예를 들면 아이덴티티 7과 같이, 슬레이브 디바이스들에 할당된 범위 밖에 있는 미리-할당된 아이덴티티를 채택한다. 각 슬레이브 디바이스는 아이덴티티 저장부(17, 18, 19)를 포함하며, 이러한 저장부(17, 18, 19)에 각 슬레이브 디바이스는 통상적인 동작 동안에 사용하기 위한 자신의 아이덴티티를 저장한다.

구성 단계 이후에, 시스템은 통상적인 동작 단계로 들어간다. 통상적인 동작 단계에서는, 구성 단계 동안 할당된 아이덴티티들을 사용해서 버스(10)를 통해, 상기 디바이스들은 서로 간에 어드레싱된다. 다른 관점에서, 버스(10)는 통상적인 단계 동안 통상적인 어드레스, 데이터 및 제어 버스로 기능한다. 슬레이브 디바이스들 각각에 연결된 버스 라인들의 순서의 차이들을 극복하기 위해서, 각각의 슬레이브 디바이스들은 그의 구성 입력부들에 연결된 멀티플렉싱 장치(40, 41, 42)를 가진다. 통상적인 동작 동안에는 디바이스에 연결된 버스 라인들의 순서를 정상화하기 위해 멀티플렉싱 디바이스가 셋업된다. 멀티플렉싱 장치들의 동작은 이하에서 더욱 상세하게 기술된다.

따라서, 통상적인 동작 동안에는 디바이스들 중 하나는 디바이스들 중 다른 것의 어드레스로 데이터를 쓰고자 할 수 있다. 그렇게 하기 위해서, 디바이스들 중 하나는 버스의 제어 라인을 세팅해서 쓰기 동작을 의미하도록 하고, 쓰기가 수행될 목적 디바이스의 아이덴티티를 의미하도록 하며, 버스의 어드레스 라인들을 세팅해서 데이터가 쓰여질 어드레스를 의미하도록 하며, 데이터 라인들을 세팅해서 쓰여질 데이터를 의미하도록 한다. 다른 디바이스들은 버스의 상태를 모니터링한다. 그 자신의 아이덴티티를 목적으로 지정하는 쓰기 동작을 버스가 의미한다는 점을 디바이스가 감지하면, 상기 디바이스는 그의 메모리 공간에 지정된 쓰기 동작을 수행한다. 유사하게, 통상적인 동작 동안에 디바이스들 중 하나는 디바이스들 중 다른 것에 있는 어드레스로부터 데이터를 읽고자 할 수 있다. 그렇게 하기 위해서, 디바이스들 중 하나는 버스의 제어 라인들을 세팅해서 읽기 동작을 의미하도록 그리고 읽기 동작이 수행될 목적 디바이스의 아이덴티티를 의미하도록 하며, 버스의 어드레스 라인들을 세팅해서 데이터가 읽혀질 어드레스를 의미하도록 한다. 그 자신의 아이덴티티를 목적으로 지정하는 읽기 동작을 의미한다는 점을 디바이스가 감지하면, 상기 디바이스는 그의 메모리 공간에 지정된 읽기 동작을 수행하고, 읽은 데이터를 버스를 통해 반환한다.

각 디바이스는 마스터 또는 슬레이브로 동작하도록 구성된 하드웨어일 수 있다. 대안적으로, 각 디바이스는 마스터 또는 슬레이브로 동작할 수 있으며, 버스에 대한 그의 접속 방식에 디바이스가 의존하는지 자동으로 감지할 수 있다. 마스터 디바이스는 디바이스 아이덴티티들을 할당하기 위한 전용 유닛일 수 있고, 디바이스의 통상적인 동작 동안 어떠한 기능도 수행하지 않는다.

위에서 나타난 바와 같이, 각 슬레이브 디바이스는 디바이스의 통상적인 동작 동안 버스 라인들의 순서를 정상화하기 위한 멀티플렉싱 장치를 가진다. 멀티플렉싱은 하드웨어 또는 소프트웨어로 수행될 수 있다. 바람직한 구성(arrangement)은 디바이스의 통상적인 동작중에 데이터를 처리하고, 저장하거나, 또는 다루는 디바이스의 섹션 및 버스에 대한 디바이스의 접속부들 사이에 구성된 멀티플렉싱 회로에 의해 하드웨어적으로 멀티플렉싱이 수행되는 것이다. 도 3은 그러한 멀티플렉싱 회로를 포함하는 디바이스의 구조를 개략적으로 도시하고 있다. 도 3의 디바이스(20)는 프로세싱 섹션(21), 제어유닛(22), 아이덴티티 수집 유닛(23) 및 멀티플렉서(24)를 포함한다. 데이터 버스(28)의 라인들은 위에서 기술된 바와 같이, 디바이스에 대해 그의 아이덴티티를 나타낼 수 있는 순서로 디바이스의 입력 핀들에 연결된다. 디바이스에서, 데이터 버스는 그러한 순서로 멀티플렉서(24) 및 아이덴티티 수집 유닛(23)으로 전달된다. 제어유닛(22)은 미리 저장된 로직에 기초해서 (통상적인 동작 단계에서는) 프로세싱 섹션(21) 및 (구성 단계에서는) 아이덴티티 수집 유닛(23)의 동작 사이에서 선택한다. 예를 들면, 제어 유닛은 디바이스가 켜지고, 이후 디바이스가 통상적으로 동작하기 위해 설정된 시간 주기 동안 구성 단계로 들어가도록 할 수 있다. 구성 단계 동안 아이덴티티 수집 유닛은 구성 신호를 수신하기 위해 버스(25)를 모니터링하며, 디바이스의 아이덴티티를 결정한다. 아이덴티티는 데이터 저장부(27)에 저장된다. 구성 단계가 종료되면, 멀티플렉서(24)로부터 프로세싱 섹션(21)에 이르는 버스(26)의 부분에서 버스가 올바르게 순서화(order)되도록, 멀티플렉서(24)는 저장된 아이덴티티에 기초하여 세팅된다. 데이터 저장부는 멀티플렉서가 그의 연결 상태를 유지할 수 있도록 멀티플렉서에 대해 이용 가능하며, 디바이스를 위해 예정된 버스를 통해 커뮤니케이션들(communications)을 선택하기 위해 프로세싱 유닛(21)이 아이덴티티를 사용할 수 있도록, 프로세싱 유닛(21)에 대해 이용 가능하게 된다.

도 4는 도 2의 시스템에서 사용하기에 적합하고, 멀티플렉싱 디바이스들(arrangement)(40-42)과 유사한 멀티플렉싱 장치(30)를 도시하고 있다. 도 4는 또한 아이덴티티 저장부(17-19)에 유사한 아이덴티티 저장부(31)를 도시하고 있다. 도 4의 장치에서, 디바이스(32)는 (도 4에서는 미도시된) 구성 라인들로의 연결을 위한 구성 핀들(33)을 가지고 있다. 멀티플렉싱 장치는 2개의 채널들, 즉 입력 채널(34) 및 출력 채널(35)을 포함하고 있다. 각 채널은 핀들(33) 및 채널들(34, 35) 사이의 라인들에서 버퍼들(예컨대 버퍼 36)에 의해 나머지들로부터 격리된다. 각 채널은 통상적인 버스 동작에 따라 그러한 라인의 상태를 유지하기 위해 각 라인에 대해 레지스터(예컨대 레지스터 37)를 포함한다. 각 채널은 또한 디바이스의 데이터 프로세싱 섹션 사이에 대해서 입력(39) 또는 출력(45) 사이에 연결된 한 세트의 멀티플렉서들(예컨대, 멀티플렉서(38))을 포함한다. 멀티플렉서들은 아이덴티티 저장부(31)의 콘텐트에 반응한다. 정상적인 순서의 라인들을 가진 버스에 디바이스가 연결된 것처럼 버스들이 데이터 프로세싱 섹션에 제공되도록, (도 4에는 미 도시된) 데이터 프로세싱 섹션으로의 출력 및 입력에 대하여 버스의 라인들을 다시 정리(re-order)할 수 있도록, 멀티플렉서들은 도 4에 도시된 바와 같이 구성된다. 다시 정리되지 않은 버스의 다른 라인들은 도 4에서 도시된 장치와 평형하게 배치된다.

위에서 기술된 바와 같이, 시스템의 전원 온/리셋 이후에 마스터인 디바이스는 버스를 통해 초기화 절차를 실행할 것이다. 바람직한 실시예에서, 초기화 동안의 단계들에서 마스터 디바이스는 다른 디바이스들에게 초기화 절차가 진행중임을 알린다. 전형적으로 이러한 단계는 버스의 제어부를 사용해서 행해진다. 다음에, 마스터 디바이스는 데이터 버스에 하나 이상의 미리 정의된 워드들(words)을 드라이빙(drive)함으로써, 각각의 다른 디바이스들이 각 디바이스들에 적용된 교차 와이어링(cross wiring)을 결정하도록 할 것이다.

미리 정의된 워드(들)이 인가된 이후에, 디바이스 ID에 대해 각각의 가능한 교차 와이어링 셋업을 맵핑하기 위해 미리 정의된 표를 사용함으로써, 또는 알고리즘을 사용해서 직접 ID를 계산함으로써, 디바이스들은 그들의 디바이스 ID들을 얻어낼 수 있다. 다음에, 디바이스들은 교차 와이어링(cross wiring)에 따라 외부 데이터 버스에 대해 인터페이스하는 그들의 멀티플렉서들을 세팅함으로써, 교차 와이어링 영향들을 보상할 수 있다.

초기화 절차에서 하나 이상의 미리 정의된 워드가 사용되는 경우에, 더 큰 수의 디바이스들이 구성될 수 있다. 그러나, 워드들은 미리 정의된 순서로 버스에 쓰여져야 한다. 버스에 있는 병렬 데이터 라인들의 수 및 버스에서 필요한 디바이스들의 최대의 수가 이러한 필요한 워드들의 수를 결정한다.

만약:

N_d = 버스의 데이터 비트들의 수

N_c = 필요한 구성 워드들의 수라면,

디바이스들의 최대의 수 = N_d!

N_d! 디바이스들을 위해 필요한 코드 워드들의 최대의 수 = Ceiling(log₂(N_d))이다.

이러한 문제는 도 5에서 기술된 바와 같은 트리 다이어그램으로서 특징지어질 수 있다. 어떠한 코드 워드들이 전송되기 전에, 모든 데이터 라인은 이러한 특정 입력 라인으로 동등하게 교차-와이어링되기 쉽다. 이것은 트리의 맨 위에 있는 위치이다. 최대 효율을 위해서, 가능성들(possibilities)은 각 레벨에서 두 갈래로 갈라진다. 이것은 실제로 비트들의 반이 0이고, 나머지 반은 1인 코드 워드들을 사용함으로써 얻어질 수 있다. 도 5의 예시에서, 전송될 제1 코드 워드가 1로 설정된 비트들 {a, b, c, d}(즉, 그룹 A)를 가지며, 0으로 설정된(또는 다른 방식으로 설정된) 잔여 비트들{e, f, g, h}(즉, 그룹 B)를 가진다고 가정하자. 그러면, 이러한 특정 입력 라인에 대한 입력 값이 무엇인지에 의존해서, 디바이스는 이러한 비트에 대한 올바른 입력 라인이 그룹 A에 있는지 그룹 B에 있는지를 결정할 수 있다. 예를 들면, 만약 이러한 코드 워드 '11110000'을 사용하는 이러한 비트에 대한 입력 값이 1이었다면, 최종 4 비트들은 이러한 비트로 맵핑될 수 없지만, 어떠한 최초 4비트들이라도 맵핑될 수 있다고 결정될 수 있다.

트리의 다음 레벨에서, 가능성들은 다시 2개의 그룹들로 나누어질 수 있다. 그러나, 이번에는 그룹들은 이전 레벨의 것들로부터 인터리빙(interleave)되는데, 즉 그룹 A는 이제 {a, b, e, f}이고, 그룹 B는 이제 {c, d, g, h}이며, 이러한 2개의 그룹들을 분리하기 위한 코드 워드는 1로 설정된 그룹 A에 있는 비트들 및 0으로 설정된(또는 다른 방식으로 설정된) 그룹 B에 있는 비트들을 가지는 코드 워드이다. 최종 레벨에 도달될 때까지 이러한 동일한 패턴이 추종되며, 다음에 입력 라인 순서 및 따라서 이러한 멀티플렉서들에 대한 올바른 세팅 및 디바이스 식별자를 명확하게 결정하는 것이 가능하다.

다른 레벨들에서의 그룹화는 다수의 다른 방식들로 이루어질 수 있으며, 다른 코드 워드들이 사용될 수 있음에 주목해야 할 것이다. 어떤 가능성들(possibilities)은 여기서 도시된 것들보다 덜 효율적일 수 있으며, 전송될 더 많은 수의 워드들을 필요로 할 수 있다. 디바이스들의 아이덴티티들을 할당하기 위해 디바이스들로 전송되는 워드들은 2와 같거나 더 큰 어떠한 수의 비트들도 가질 수 있다. 비트들의 바람직한 수는 2, 4, 8, 16, 32 등이다.

이용 가능한 많은 라인들이 존재할 때 그리고 디바이스 초기화를 수행하기 위한 시간이 중요할 때, 디바이스들은 단일의 코드 워드을 사용해서 식별될 수 있으며, 따라서 단일-싸이클의 식별 주기가 가능하다. 코드 워드는 최대의 정보를 제공하는 방식으로 선택되어야 한다. 이러한 경우에, 만약

가 비트단위의 정보를 의미하고,

는 이벤트이며,

는 이벤트의 확률 함수(probability function)라면,

는 다음 수학식 1과 같다.

정보를 극대화하기 위해서는, 어떤 방식으로 정확히 나타나는 코드 워드의 확률이 최소화되어야 한다. 이것은 코드 워드에 있는 비트들을 다시 정리함(reorder)에 의해 다른 워드를 제공하는데 있어서, 각 코드 워드에 대하여 순열들의 수를 계산하기 위하여 다음의 수학식 2를 사용함으로써 행해질 수 있다.

여기서,

은

의 다른 객체들로부터

의 선택이 이루어질 때, 순서를 참조하지 않는 다른 조합들의 수를 의미한다. 정보를 극대화하기 위해서는,

이 극대화되어야 한다. 이렇게 하기 위해서, 분모

가 최소화되어야 한다. 이것은

이

이 되어야 하는 인수분해(factorization)의 정의로부터 쉽게 알 수 있다.

따라서, 정보를 극대화하기 위해서 단일 코드 워드는 0 및 1이 되는 비트들의 수가 같아야 하는 비트들의 수를 제공할 수 있으며, 또는 홀수의 비트들을 가진 코드워드들의 경우에는 0들 및 1들의 수가 서로 가능한 한 비슷해야 하는 비트들의 수를 제공할 수 있다. 그러면, 이러한 코드 워드에 의해 식별 가능한 다른 디바이스들의 수는 다음 식과 같다:

여기서 워드의 실제 값이 1 및 0으로 설정된 미리 정의된 수의 비트들을 가지는 한, 워드의 실제 값은 부적절하다.

다른 코드 워드 구성이 대안적으로 사용될 수 있다.

하드웨어 멀티플렉서 대신에, 디바이스는 예를 들면 수신된 데이터 및 버스를 통해 전송될 데이터에 대해 논리 연산들(logical operations)을 사용함으로써, 소프트웨어로 버스의 입력 및 출력 라인들을 다시 정리(re-order)하도록 구성될 수 있다.

디바이스는 어떠한 데이터 처리 디바이스라도 될 수 있으며, 예컨대 데이터 프로세서 또는 메모리 디바이스일 수 있다. 바람직하게는, 상기 디바이스는 집적된 회로 디바이스이다. 상기 디바이스는 바람직하게는 전자 디바이스이다.

버스의 연이은 동작 동안 어떠한 적절한 프로토콜이라도 사용될 수 있다. 예시들은 마스터-슬레이브 및 피어-피어(peer-peer) 프로토콜들일 수 있다. 마스터-슬레이브 프로토콜의 경우에, 통상적인 동작을 위한 버스 마스터는 디바이스 아이덴티티들의 초기화 동안 마스터와 같을 필요는 없다.

다수의 조건들 중 어떠한 것에 대해서라도 응답하여 구성 단계에 진입될 수 있다. 예시들은 전원을 켜거나 시스템 리셋에 이어서 자동으로 구성 단계에 진입되 거나, 버스에 연결된 디바이스들 중 적어도 하나에 의한 요청에 응답하여 구성 단계에 진입되거나, 추가 디바이스를 버스에 연결하는 것에 응답하여 구성 단계에 진입되거나, 또는 버스에 대한 트랜잭션들(transactions) 중 적어도 일부 또는 각각의 개시시에 진입 단계로 진입되는 경우들을 포함한다. 후자의 경우는 위에서 기술된 바와 같은 버스 구성을 위한 프리앰블(preamble)을 가지는 각각의 그러한 버스 트랜잭션에 의해 구현될 수 있다. 이러한 경우는 다소 긴(예컨대 100바이트 또는 더 긴) 데이터 패킷들을 일반적으로 운반하는 마스터-슬레이브 버스들에 대해서는 유익할 것 같다. 이러한 방식으로 상기 슬레이브 디바이스는 그의 ID(Identification)의 강인한(robust (오랜 기간의)) 저장을 할 필요가 없는데, 왜냐하면 슬레이브 디바이스는 '프리-앰블(pre-amble)'로부터 ID를 결정할 수 있기 때문이다. 두 번째의 잠재적인 이점은 슬레이브들이 ID를 요청하기 위한 메커니즘을 버스가 제공할 필요는 없다는 점이다. 세 번째는 이것은 전원이 켜진 이후의 명백한 단계로서 초기화 절차로 들어갈 필요없이, 슬레이브들이 완전히 전원이 꺼지고 통상적인 동작을 위해 다시 전원이 켜질 수 있도록 한다는 점이다.

통상적인 동작 중에 디바이스 ID, 어드레스 및 데이터, 모두는 같은 버스로 조합될 수 있다. 그러나, 이것은 필수적인 것은 아니다. 예를 들면, 디바이스 ID 또는 어드레스 중 하나, 또는 2개 모두는 속도를 최적화하기 위해 별개의 버스에 쓰여질 수 있다(즉, 메모리 인터페이스들은 어드레스, 디바이스 ID 등에 의해 야기되는 추가 싸이클들에 매우 민감할 수 있기 때문이다). 따라서, 본 발명은 예컨대, 메모리 칩들이 그들의 ID를 얻도록 하는 메커니즘을 제공할 수 있으며, 따라서 전 용 칩 선택 라인들에 대한 요구를 제거할 수 있다. 이러한 점은 시스템이 예를 들면, 16 칩 선택들을 필요로 하는 16 메모리 칩들을 가지는 경우에 유익할 수 있는데, 왜냐하면 16 칩 선택 버스는 4-핀 칩 선택 버스로 축소될 수 있기 때문이다.

이로써 출원인은 그러한 특징들 또는 특징들의 조합들이 여기서 개시된 어떠한 문제점들을 해결하는지에 관계없이, 그리고 청구항들의 범위에 대한 제한 없이, 당해 분야의 숙련자들이 보편적이고 일반적인 지식의 관점에서 그 전체로 본 명세서에 기초하여 그러한 특징들 또는 조합들이 수행될 수 있을 정도로, 여기서 기술된 각각의 개개의 특징 및 2 이상의 그러한 특징들의 조합을 분리하여 개시하고 있다. 출원인은 본 발명의 태양들이 어떠한 그러한 개별적인 특징 또는 특징들의 조합으로 이루어질 수 있다는 것을 지적한다. 이전의 설명의 관점에서, 본 발명의 범위 내에서 다양한 변형들이 이루어질 수 있음은 당해 분야의 숙련자에게는 명백할 것이다.

Claims (14)

1. 2 이상의 디바이스들간에 커뮤니케이션들의 전송을 위해 상기 2 이상의 디바이스들이 데이터 버스에 의해 연결된 시스템에서 동작 가능한 데이터 처리 디바이스로, 상기 데이터 버스는 2 이상의 데이터 라인들을 가지며, 상기 디바이스는

   각각이 상기 데이터 버스의 각 데이터 라인으로 연결되는 2 이상의 데이터 버스 커넥터들;

   상기 데이터 버스를 통해 전송된 데이터를 수신하기 위해 상기 디바이스의 제1 동작 모드에서 기능할 수 있으며, 상기 제1 동작 모드 동안 상기 데이터 버스 커넥터들 상에서 소정의 형식의 1 이상의 데이터 워드들의 비트들이 수신되는 순서에 응답하여, 상기 디바이스에 대한 아이덴티티를 결정하고 상기 디바이스의 아이덴티티 저장부에 상기 아이덴티티를 저장하는 아이덴티티 수집 유닛; 및

   상기 버스를 통해 전송된 커뮤티케이션들을 처리하기 위해 상기 디바이스의 제2 동작 모드에서 기능할 수 있으며, 상기 데이터 저장부에 저장된 아이덴티티를 목적(destination)으로 지정하는 데이터 처리 유닛을 가지는 것을 특징으로 하는 데이터 처리 디바이스.
2. 제1항에 있어서, 상기 아이덴티티 수집 유닛은

   상기 디바이스에 대한 아이덴티티를 결정하기 위해 룩업 테이블에 따라 소정의 형식의 각 데이터 워드를 처리하도록 구성되는 것을 특징으로 하는 데이터 처리 디바이스.
3. 제1항에 있어서, 상기 데이터 처리 디바이스는

   상기 데이터 버스 커넥터들 및 상기 데이터 처리 유닛 사이에 위치하며,

   적어도 상기 제2 동작 모드에서, 상기 저장된 아이덴티티에 따라서 상기 버스의 데이터 라인들 중 적어도 2개로부터 수신된 데이터를 다시 정리(re-order)하여, 상기 데이터 처리 유닛으로 전달하는 멀티플렉싱 장치를 포함하는 것을 특징으로 하는 데이터 처리 디바이스.
4. 제3항에 있어서, 상기 멀티플렉싱 장치는

   하드웨어 멀티플렉싱 장치인 것을 특징으로 하는 데이터 처리 디바이스.
5. 제3항에 있어서, 상기 아이덴티티 수집 유닛은

   표준 순서로부터 각 상기 데이터 워드의 비트들 중 적어도 일부의 순서에서의 이탈(deviation)에 따라서 상기 아이덴티티를 결정하도록 구성되며,

   상기 멀티플렉싱 장치는

   상기 데이터 처리 유닛에 인가될 때 비트들에 대한 표준 순서를 다시 저장하기 위하여, 상기 버스의 데이터 라인들을 다시 정리(re-order)하도록 구성되는 것을 특징으로 하는 데이터 처리 디바이스.
6. 제1항에 있어서, 상기 디바이스는

   데이터 프로세서인 것을 특징으로 하는 데이터 처리 디바이스.
7. 제1항에 있어서, 상기 디바이스는

   메모리 디바이스인 것을 특징으로 하는 데이터 처리 디바이스.
8. 제1항에 있어서, 상기 디바이스는

   집적 회로에 정의되며, 상기 데이터 버스 커넥터들은

   상기 집적 회로로부터 및/또는 상기 집적 회로에 전달하기 위한 커넥터들인 것을 특징으로 하는 데이터 처리 디바이스.
9. 데이터 버스에 의해 상호 연결된, 제1항에서 청구된 2 이상의 데이터 처리 디바이스들을 포함하는 데이터 처리 시스템.
10. 제9항에 있어서, 상기 데이터 처리 시스템은

    상기 버스에 연결되며, 상기 데이터 버스를 통해 소정의 형식의 1 이상의 데이터 워드들을 전송하도록 기능할 수 있는 추가 디바이스를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
11. 제10항에 있어서, 상기 추가 디바이스는

    제1 동작 모드로 들어가도록 상기 데이터 처리 디바이스들을 트리거(trigger)할 수 있는 것을 특징으로 하는 데이터 처리 시스템.
12. 제10항에 있어서, 상기 데이터 처리 디바이스들은

    상기 시스템의 초기화시에 상기 제1 동작 모드로 자동으로 들어가도록 구성되는 것을 특징으로 하는 데이터 처리 시스템.
13. 2 이상의 디바이스들간에 커뮤니케이션들의 전송을 위해 상기 2 이상의 디바이스들이 데이터 버스에 의해 연결된 시스템에서 동작 가능한 데이터 처리 디바이스에 아이덴티티를 할당하기 위한 방법으로, 상기 데이터 버스는 2 이상의 데이터 라인들을 가지며, 상기 디바이스는 각각 상기 데이터 버스의 각 데이터 라인에 연결된 2 이상의 데이터 버스 커넥터들을 가지며, 상기 방법은

    상기 디바이스의 제1 동작 모드에서, 상기 데이터 버스를 통해 전송된 데이터를 수신하고, 소정의 형식의 1 이상의 데이터 워드들의 비트들이 데이터 버스 커넥터들에서 수신되는 순서에 응답하여 상기 디바이스의 아이덴티티를 결정하는 단계; 및

    상기 아이덴티티를 상기 디바이스의 아이덴티티 저장부에 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
14. 제13항에 있어서, 상기 방법은

    상기 디바이스의 제2 동작 모드에서, 상기 디바이스의 데이터 처리 유닛에 의해 상기 버스를 통해 전송된 커뮤니케이션들을 처리하고, 상기 데이터 저장부에 저장된 아이덴티티를 목적(destination)으로 지정하는 단계를 포함하는 것을 특징으로 하는 방법.

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