JPH0317754A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＳ／Ｐ変換装置と、Ｐ／Ｓ変換装置と、書き込
み用アドレス発生装置と、読み出し用アドレス発生装置
とを備えた半導体記憶装置に関するものである。

従来の技術 近年、半導体技術の進歩と共に高速動作の要求が強まっ
てきている。高速動作の要求に答えるためにダイナミッ
ク型の半導体Ｍｉ！．憶装置においては、Ｓ／Ｐ変換装
置と、Ｐ／Ｓ変換装置と、書き込み用アドレス発生装置
と、読み出し用アドレス発生装置とを備えたものが増え
てきている。

以下図面を参照しながら、従来のＳ／Ｐ変換装置と、Ｐ
／Ｓ変換装置と、書き込み用アドレス発生装置と、読み
出し用アドレス発生装置とを備えたダイナミック型の半
導体記憶装置の一例について説明する。

第３図は従来例のブロック図である。

第３図において、１はデータを記憶するメモリーセル、
２はデータ人力端子、３はデータ出力端子、４はデータ
入力端子２から入力されるシリアルデータをパラレルデ
ータに変換してメモリーセル１へ書き込むためのＳ／Ｐ
変換装置、５はメモリーセル１から読み出されたパラレ
ルデータをシリアルデータに変換してデータ出力端子３
に出力するためのＰ／Ｓ変換装置、６はメモリーセルｌ
に対して書き込み動作を行うか、読み出し動作を行うか
、またはリフレッシュ動作を行うかを決めるメモリー動
作制御装置、７は書き込み用アドレス発生装置のアドレ
スをリセットするためのライトリセット信号の人力端子
、８は読み出し用アドレス発生装ｆｌｆｌｏのアドレス
をリセットするリードリセット信号の入力端子、９は書
き込み用アドレス発生装置、１０は読み出し用アドレス
発生装置、１１は書き込み用クロツクの人力端子、１２
は読み出し用クロツク入力端子、１３はリフレッシュ用
アドレス発生装置、ｌ４はリフレッシュ用アドレス発生
装置１３用のクロツク発信装置、１５はメモリーセル１
に対して書き込みを行うか読み出しを行うかまたはリフ
レッシュ動作を行うかを決める競合調整装置（以下、ア
ービターと略す）である。

以上のように構成された従来例の半導体記憶装置につい
て、以下その動作を説明する。

今回説明する従来の半導体記憶装置のＳ／Ｐ変換装置４
、及びＰ／Ｓ変換装置５はｎビット単位でそれぞれＳ／
Ｐ変換、及びＰ／Ｓ変換を行うものとする。Ｓ／Ｐ変換
装置４は、第４図のようにｎ段のシフトレジスタ４１と
ｎ個のデータラッチ４２から構成されている。また、Ｐ
’／Ｓ変換装置５も、第５図のようにｎ段のシフトレジ
スタ５１とｎ個のデータラッチ５２から構威されている
。

まず、データの書き込み用について説明する。

データ入力端子２２に入力されたデータ（以下、Ｄｉと
略す）は、書き込み用クロツク人力端子１１に入力され
たクロック（以下、Ｗ　Ｃ　Ｋと略す〉に同期してＳ／
Ｐ変換装置４内のシフトレジスタ４１｛こ工己憶されて
いく。ｎビットのデータがシフトレジスタ４１に入力さ
れると同時に、シフトレジスタ４１のデータはデータラ
ッチ４２に転送され記憶される。このとき同時に、Ｓ／
Ｐ変換装置４はアービター１５に対して書き込み要求を
行う。

Ｓ／Ｐ変換装置４ではこの動作がｎビット毎に繰り返さ
れ、データラッチのデータがｎビット毎に書き変わって
いる。この時に書き込み用アドレス発生装置９の書き込
み用アドレスはインクリメントされる。メモリーセル１
へのデータの書き込みはアービター１５からの指示によ
りｎ個のデータラッチのデータが書き変わらない間に一
括して行われる。書き込み用アドレスは、ライトリセッ
ト信号がライトリセット単子に入力されると書き込み用
アドレスがＯ番地にリセットされ、次にライトリセット
信号が入力されるまで、自動的に書き込み用アドレスは
インクリメントされる。

次に、データの読み出しについて説明する。アービター
１５からの指示により、メモリーセル１より読み出され
たｎビットのデータはデータラッチ５２に一括して記憶
される。次にデータラッチ５２に一括して記憶されたｎ
ビットのデータがｎ段のシフトレジスタ５１に転送され
る。この時、Ｐ／Ｓ変換装置５はアービター１５に対し
て読み出し要求を行う。シフトレジスタ５１に転送され
たデータは読み出し用クロツクの入力端子に加えられた
信号（以下、ＲＣＫと略す）に同期してデータ出力端子
３から出力される。ＲＣＫに同期してｎビットのデータ
がシフトレジスタ５１がら出力されるまでにアービター
１５はＰ／Ｓ変換装置５に読み出し指示を行い、読み出
し用アドレスをインクリメントし、データラッチ５２に
次の読み出しアドレスのメモリーセル１のデータを記憶
させておく。ｎ個のデータがシフトレジスタ５１がら読
み出されるのと同時に、データラッチ５２のデータがシ
フトレジスタ５ｌから転送される。以降はこの動作の繰
り返しでデータが読み出される。読み出し用アドレスは
、リードリセット信号がリードリセット端子に人力され
ると読み出し用アドレスはＯ番地にリセットされ、次に
リードリセット信号が入力されるまで、自動的に読み出
し用アドレスはインクリメントされる。メモリー動作制
御装置６は、Ｓ／Ｐ変換装置４がらのデータをメモリー
セル１へ書き込むか、メモリーセル１から読み出された
データをＰ／Ｓ変換装置５に出力するか、またはリフレ
ッシュ動作を行うかをアービター１５からの指示に従っ
て行う。アービター１５は、メモリー動作制御装置６の
動作状態に応じてＳ／Ｐ変換装置４からの書き込み要求
、Ｐ／Ｓ変換装置５からの読み出し要求、及びリフレッ
シュ用アドレス発生装置１３からのリフレッシュ要求を
調整し、メモリー動作制御動作に対して次の動作の指示
を行う。つまり、アービターは、現在メモリー動作制御
装置６が読み出し状態であるときに書き込み要求がある
と、メモリー動作制御装置６が読み出し状態を終了する
まで書き込みを待たせる。逆にメモリー動作制御装置６
が、書き込み状態にあるときに読み出し要求があるとメ
モリー動作制御装置６が書き込みを終了するまで読み出
しを待たせる。また、メモリー動作制御装置６が非動作
状態にある時は直ちに要求された動作を行う。また、２
つ以上の動作要求がある場合は読み出し要求，書き込み
要求，リフレッシュ要求の順に優先順位がつけられてい
る。クロック発信装置１４はＲＣＫ及びＷＣＫとは無関
係にメモリーセル１のリフレッシュ周期を満足する周波
数で発信するクロックを出力する。クロック発信装置１
４からのクロツクは、リフレッシュ用アドレス発生装置
１３のリフレッシュ用アドレスをインクリメントすると
共に、リフレッシュ用アドレス発生装置１３からリフレ
ッシュ要求をアービターｌ５に対して行わせる。

発明が解決しようとする課題 しかしながら上記のような構成では、書き込み用アドレ
ス発生装置９にリセット信号が人力された後（以下、書
き込み用アドレス発生装置９にリセット信号が入力され
る動作のことをライトリセット動作と呼ぶ）、最初のＳ
／Ｐ変換装置４内のデータがメモリーセル１のＯ番地へ
書き込まれるまでに、読み出し用アドレス発生装置１０
にリセット信号が入力されると（以下、読み出し用アド
レス発生装置にリセット信号が入力される動作のことを
リードリセット動作と呼ぶ）、ライトリセット動作後に
最初の書き込み要求がアービターｌ５に対して行われた
時に、メモリー動作制御装置６がリフレッシュ動作中で
ありその間にリードノセット動作が行われ、読み出し要
求が行われると、メモリー動作制御装置６の次の動作は
優先順位により読み出し動作となるため、読み出される
Ｏ番地からのデータはライトリセット動作以前に書き込
まれたデータが読み出される。ライトリセット動作後に
最初の書き込み要求がアービター１５に対して行われた
時に、メモリー動作制御装置６が非動作の場合、直ちに
書き込み動作が行われＯ番地に新しいデータが書き込ま
れる。よって、このときリードリセット動作後に読み出
されるＯ番地からのデータはライトリセット動作後に書
き込まれたデータが出力される。つまり、リードリセッ
ト動作後の最初に読み出されるＯ番地からのデータが、
出力されるのか、またはライトリセット動作以前に書き
込まれたデータが出力されるのかが、ライトリセット動
作とリードリセット動作とりフレッシュ動作のタイミン
グにより不定になるという不具合が発生し、この不具合
を解決するためには、従来例の半導体記憶装置に入力す
るライトリセット信号の発生タイミングと、リードリセ
ット信号の発生タイミングとを外部回路で検出し、リー
ドリセット信号と、ライトリセット信号のタイミングを
外部回路で調整する必要があり、前記の外部回路が複雑
になるという課題を有していた。

本発明は前記従来例の課題を解決するもので、従来例の
課題であるライトリセット動作後、最初のＳ／Ｐ変換装
置４内のデータがメモリーセル１のＯ番地へ書き込まれ
るまでに、リードリセット動作が行われた場合、リード
リセット動作後の最初に読み出されるＯ番地のデータが
前記のライトリセット動作後に書き込まれたデータが出
力されるのか、または前記のライトリセット動作以前に
書き込まれたデータが出力されるのかが不定になるとい
う不具合により、半導体記憶装置に入力するライトリセ
ット信号の発生タイミングと、リードリセット信号の発
生タイミングとを外部回路で検出し、リードリセット信
号と、ライトリセット信号のタイミングを外部回路で調
整する必要があり、前記の外部回路が複雑になるという
課題に対して、簡単な外部回路で前記課題を解決できる
半導体記憶装置を提供することを目的とする課題を解決
するための手段 上記課題を解決するために本発明は、Ｓ／Ｐ変換装置と
、Ｐ／Ｓ変換装置と、書き込み用アドレス発生装置と、
読み出し用アドレス発生装置と、前紀Ｓ／Ｐ変換装置か
らのデータをメモリーセルへ書き込むかまたはメモリー
セルからＰ／Ｓ変換装置へデータを読み出すかを調整す
る競合調整装置と、前記書き込み用アドレス発生装置に
入力されるリセット信号と前記読み出し用アドレス発生
装置に人力されるリセット信号との時間差を比較する比
較装置と、前記比較装置の出力信号を出力する出力端子
という構成を備えたものである。

作用 本発明は上記した構成によってライトリセット信号とリ
ードリセット信号の時間差を比較する比較装置により、
ライトリセット信号とリードリセット信号が従来例の不
具合であるライトリセット動作とリードリセット動作の
タイミングにより、リードリセッｌ・動作後に出力され
るデータが不定となるタイミングに近付くと、比較装置
の出力信号を出力する出力端子から警告信号を発生する
ため、外部回路では前記警告信号を検出する必要がなく
、この警告信号を用いて半導体記憶装置に入力するライ
トリセット信号とリードリセッ１・信号を制御するため
外部装置を簡単にすることができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本実施例の図である。第１図において、１はデ
ータを記憶するメモリーセル、２はデータ人力端子、３
はデータ出力端子、４はデータ入力端子２から入力され
るシリアルデータをパラレルデータに変換してメモリー
セル１へ書き込むためのシリアルデータ叶パラレルデー
タ変換装置、５はメモリーセル１から読み出されたバラ
レルデータをシリアルデータに変換して出力するための
パラレルデータ→シリアルデータ変換装置、６はメモリ
ーセル１に対して書き込み動作を行うか、読み出し動作
を行うか、またはリフレッシュ動作を行うかを決めるメ
モリー動作制御装置、７は書き込み用アドレス発生装置
のアドレスをリセットするためのライトリセット信号の
人力端子、８は読み出し用アドレス発生装置１０のアド
レスをリセットするリードリセット信号の入力端子、９
は書き込み用アドレス発生装置、１０は読み出し用アド
レス発生装置、１１は書き込み用クロック入力端子、１
２は読み出し用クロツク人力端子、１３はリフレッシュ
用アドレス発生装置、１４はリフレッシュ用アドレス発
生装置１３用のクロック発信装置、１５はメモリーセル
１に対して書き込みを行うか読み出しを行うかまたはリ
フレッシュ動作を行うかを決めるアービターであり従来
例と同じものである。１６はライトリセット端子７から
入力され書き込み用アドレス発生装置９に入力されるラ
イトリセット信号に同期した信号とリードリセット端子
８から入力され読み出し用アドレス発生装置１０に入力
されるリードリセット信号に同期した信号の時間差を比
較し、もしリードリセット後のデータがライトリセット
動作後に書き込まれたデータが出力されるのか、または
前記のライトリセット動作以前に書き込まれたデータが
出力されるのかが不定になるようなタイミング、もしく
はそれに近いタイミングでリードリセット信号とライト
リセット信号が入力された場合に出力を出す比較装置、
１７は比較装置ｌ６の出力を外部に出力するための出力
端子である。

以上のように構成された半導体記憶装置について、以下
第１図、及び第２図を用いてその動作を説明する。

まず第１図においてデータの書き込み、及び読み出しの
動作については従来例と同じである。

第２図は、ライトリセット信号とリードリセット信号と
比較装置１７の関係を示したタイミング図である。

以上のように本実施例によれば、ライトリセット信号と
リードリセット信号の時間差を比較する比較装置により
、ライトリセット信号とリードリセット信号が従来例の
不具合であるタイミングに近付くと、比較装置の出力信
号を出力する出力端子から警告信号を発生するため、外
部回路では前記警告信号を検出する必要がなくこの警告
信号を用いて半導体記憶装置に入力するライトリセット
信号とリードリセット信号を制御するため外部装置を簡
単にすることができる， 発明の効果 以上のように本発明は、Ｓ　，／　Ｐ変換装置と、Ｐ／
Ｓ変換装置と、書き込み用アドレス発生装置と、読み出
し用アドレス発生装置と、前記Ｓ／Ｐ変換装置からのデ
ータをメモリーセルへ書き込むかまたはメモリーセルか
らＰ／Ｓ変換装置へデータを読み出すかを調整する競合
調整装置と、前記書き込み用アドレス発生装置に入力さ
れるリセット信号と前記読み出し用アドレス発生装置に
人力されるリセット信号との時間差を比較する比較装置
と、前記比較装置の出力信号を出力する出力端子という
構成を備えることにより、ライトリセット信号とリード
リセット信号の時間差を比較する比較装置により、ライ
トリセット信号とリードリセット信号が従来例の不具合
であるタイミングに近付くと、比較装置の出力信号を出
力する出力端子から警告信号を発生するため、外部回路
では前記警告信号を検出する必要がなく、この警告信号
を用いて半導体記憶装置に入力するライトリセット信号
とリードリセット信号を制御するため外部装置を簡単に
することができる。

【図面の簡単な説明】

第１図は本発明の実施例における半導体記憶装置のブロ
ック図、第２図はタイミング図、第３図は従来例の半導
体記憶装置のブロック図、第４図，第５図は従来のＳ／
Ｐ変換装置およびＰ／Ｓ変換装置のブロック図である。 ｌ・・・・・・メモリーセル、２・・・・・・データ入
力端子、３・・・・・・データ出力端子、４・・・・・
・Ｓ／Ｐ変換装置、５・・・・・・Ｐ／Ｓ変換装置、６
・・・・・・メモリー動作制御装置、７・・・・・・ラ
イトリセット端子、８・・・・・・リードリセット端子
、９・・・・・・書き込み用アドレス発生装置、１０・
・・・・・読み出し用アドレス発生装置、ＩＬ・・・・
・・書き込み用クロツク入力端子、ｌ２・・・・・・読
み出し用クロツク入力端子、１３・・・・・・リフレッ
シュ用アドレス発生装置、ｌ４・・・・・・クロツク発
信装置、１５・・・・・・アービター　１６・・・・・
・比較回路、１７・・・・・・警告信号出力端子。

Claims (1)

【特許請求の範囲】
1. 書き込み用シリアルデータ→パラレルデータ変換装置（
   以下、Ｓ／Ｐ変換装置と略す）と、読み出し用パラレル
   データ→シリアルデータ変換装置（以下、Ｐ／Ｓ変換装
   置と略す）と、書き込み用アドレス発生装置と、読み出
   し用アドレス発生装置と、前記Ｓ／Ｐ変換装置からのデ
   ータをメモリーセルへ書き込むかまたはメモリーセルか
   らＰ／Ｓ変換装置へデータを読み出すかを調整する競合
   調整装置と、前記書き込み用アドレス発生装置に入力さ
   れるリセット信号と前記読み出し用アドレス発生装置に
   入力されるリセット信号との時間差を比較する比較装置
   と、前記比較装置の出力信号を出力する出力端子を備え
   たことを特徴とする半導体記憶装置。