KR100268376B1 - 쉬프트레지스터를 이용한 sdram 인터페이스 장치 - Google Patents

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Abstract

개시된 내용은 연산시스템과 SDRAM간의 인터페이스를 수행하기위한 장치에 관한 것이다. 이 장치는 연산시스템으로부터 시작어드레스신호를 입력받아 저장하는 어드레스카운터, 연산시스템으로부터 시작어드레스신호를 입력받고, 어드레스카운터로부터 로/칼럼(row/column)어드레스신호를 입력받아 저장하는 로/칼럼어드레스FIFO, 어드레스카운터의 동작시작과 동시에 리셋되어 클럭카운트값을 출력하는 전송량카운터, 연산시스템으로부터 입력받는 전송량과 전송량카운터로부터 입력받는 카운트값을 비교하는 전송량비교부, 연산시스템으로부터 읽기/쓰기명령신호를 입력받아 읽기/쓰기동작을 판단하고, 전송량비교부로부터 비교신호를 입력받은 후 쉬프트레지스터를 이용하여 제어신호를 생성하는 제어신호생성부, 제어신호생성부의 제어신호에 따라 로/칼럼어드레스FIFO로부터 로/칼럼어드레스신호를 입력받아 출력하는 먹스부 및 제어신호생성부의 제어신호에 따라 연산시스템/SDRAM으로부터 전송되는 데이터를 저장하여 SDRAM/연산시스템으로 전송하는 데이터FIFO를 포함한다.

Description

쉬프트레지스터를 이용한 ＳＤＲＡＭ인터페이스장치
본 발명은 쉬프트레지스터(shift register)를 이용하여 연산시스템과 Synch ronous DRAM(SDRAM)간의 데이터전송속도를 매우 빠르게 하는 SDRAM인터페이스장치에 관한 것이다.
현재 많이 사용되고 있는 DRAM의 기능을 향상시킨 SDRAM이 개발되고 있으며 이 SDRAM을 이용하는 시스템이 점차 증가하고 있다. 특히, MPEG2 디코더가 디지탈위성방송수신기, DVD, 디지탈TV 등에 핵심부품으로 사용되고 있으므로 MPEG2 디코더의 차세대 메모리는 SDRAM이 유력시된다. 또한 SDRAM을 이용한 MPEG2 디코더설계시에는 연산시스템과 SDRAM간의 효율적인 동작이 이루어질 수 있도록 SDRAM인터페이스장치를 사용한다. 이에 대한 일례를 도 1에 도시하였다.
도 1은 SDRAM인터페이스장치가 적용된 시스템을 나타낸 도면이다. 도시한 바와 같이 연산시스템(11)과 SDRAM(13)사이에 SDRAM인터페이스장치(12)가 위치하고 있다. 연산시스템(11)이 SDRAM(13)에 데이터를 저장하거나 SDRAM(13)으로부터 데이터를 읽어들이고자 할 때 연산시스템(11)은 전송량, 시작어드레스, 읽기/쓰기 등의 신호와 동작에 필요한 클럭을 생성하여 SDRAM인터페이스장치(12)로 출력한다. SDRAM인터페이스장치(12)는 입력받은 신호에 따라 SDRAM(13)의 신호 즉, nRAS(row address strobe), nCAS(column address strobe), 클럭, 어드레스, nWE(write enable), 데이터의 신호를 생성하여 SDRAM(13)으로 출력한다. SDRAM(13)은 입력받은 신호에 따라 원하는 양의 데이터를 저장하거나 읽어들여 SDRAM인터페이스장치(12)로 전송한다. SDRAM인터페이스장치(12)로 전송된 데이터는 또한 연산시스템(11)으로 전송된다.
도 2a-b는 도 1에서 SDRAM(13)의 쓰기/읽기동작을 나타낸 신호흐름도이다. 먼저 도 2a를 설명하면, SDRAM인터페이스장치(12)는 연산시스템(11)으로부터 시작어드레스(가), 읽고 쓰기위한 원하는 데이터의 전송량신호를 입력받고, 또한 입력받은 읽기/쓰기신호로부터 데이터를 쓰기위한 목적임을 판단한다. 그래서, SDRAM인터페이스장치(12)는 클럭 1에서 nRAS신호를 하강시키고 어드레스(나)에 로(row)어드레스신호를 전송한다. 이 후 SDRAM인터페이스장치(12)는 클럭 4에서 nCAS신호를 하강시키고 어드레스(나)에 칼럼(column)어드레스를 전송한다. 또한, 클럭 4에서 nWE신호도 하강되어 쓰기동작임을 SDRAM(13)에 알려주게 된다. 이와 동시에 클럭 4에서 쓰고자하는 원하는 전송량만큼의 데이터를 SDRAM(13)으로 전송하기 시작하면 SDRAM(13)은 입력받는 데이터를 자동적으로 시작어드레스부터 차례차례 저장한다.
다음으로 도 2b를 설명하면, SDRAM인터페이스장치(12)가 연산시스템(11)으로부터 시작어드레스(가), 읽어들이기위한 원하는 데이터의 전송량신호를 입력받고, 또한 입력받은 읽기/쓰기신호로부터 데이터를 읽기위한 목적임을 판단한다. 그래서, SDRAM인터페이스장치(12)는 클럭 1에서 nRAS신호를 하강시키고 어드레스(나)에 로어드레스신호를 전송한다. 이 후 SDRAM인터페이스장치(12)는 클럭 4에서 nCAS신호를 하강시키고 어드레스(나)에 칼럼어드레스를 전송한다. 이 후 클럭 7이 되면 SDRAM(13)은 시작어드레스로부터 자동적으로 차례차례 데이터를 읽어들여 SDRAM인터페이스장치(12)로 전송한다. 그래서 이 데이터는 연산시스템(11)으로 전송된다. 그리고 이러한 연산시스템(11)은 일반적으로 시작어드레스에서 시작하여 많은 양의 데이터를 빠른 시간 안에 전송해주기를 기대한다.
따라서, 본 발명에서는 이러한 연산시스템 등의 기대에 부응하여 효율적인 동작을 수행할 수 있도록 하는 쉬프트레지스터를 이용한 SDRAM인터페이스장치를 제공하고자 한다.
도 1은 SDRAM인터페이스장치가 적용된 시스템을 나타낸도면,
도 2a-b는 도 1에서 SDRAM의 쓰기/읽기동작을 나타낸 신호흐름도,
도 3은 본 발명에 따른 쉬프트레지스터를 이용한 SDRAM인터페이스장치의 구성을 나타낸 블록도,
도 4는 제어신호생성부의 쉬프트레지스터를 나타낸 도면,
도 5-6는 쉬프트레지스터의 쓰기/읽기동작신호의 생성과정을 도시한 도면,
도 7은 쉬프트레지스터의 쓰기/읽기동작 시에 대한 제어신호의 생성과정을 나타낸 도면.
〈도면의 주요부분에 대한 설명〉
31 : 제어신호생성부 32 : 어드레스카운터
33, 34 : 로/칼럼어드레스FIFO 35 : 먹스부
36 : 데이터FIFO 37 : 전송량카운터
38 : 전송량비교부
이와 같은 목적을 달성하기 위한 본 발명의 특징은 연산시스템과 SDRAM간의 인터페이스를 수행하기위한 장치에 있어서, 연산시스템으로부터 시작어드레스신호를 입력받아 저장하는 어드레스카운터, 연산시스템으로부터 시작어드레스신호를 입력받고, 상기 어드레스카운터로부터 로/칼럼어드레스신호를 입력받아 저장하는 로/칼럼어드레스FIFO, 어드레스카운터의 동작시작과 동시에 리셋되어 클럭카운트값을 출력하는 전송량카운터, 연산시스템으로부터 입력받는 전송량과 전송량카운터로부터 입력받는 카운트값을 비교하는 전송량비교부, 연산시스템으로부터 읽기/쓰기명령신호를 입력받아 읽기/쓰기동작을 판단하고, 전송량비교부로부터 비교신호를 입력받은 후 쉬프트레지스터를 이용하여 제어신호를 생성하는 제어신호생성부, 제어신호생성부의 제어신호에 따라 로/칼럼어드레스FIFO로부터 로/칼럼어드레스신호를 입력받아 출력하는 먹스부 및 제어신호생성부의 제어신호에 따라 연산시스템/SDRAM으로부터 전송되는 데이터를 저장하여 SDRAM/연산시스템으로 전송하는 데이터FIFO를 포함하는 SDRAM인터페이스장치에 있다.
첨부한 도면들을 참조하여 본 발명을 구현한 바람직한 실시 예들을 설명하기로 한다.
도 3은 본 발명에 따른 쉬프트레지스터를 이용한 SDRAM인터페이스장치의 구성을 나타낸 블록도이다.
이 SDRSDRAM인터페이스장치는 쉬프트레지스터를 이용하여 모든 제어신호를 생성하는 제어신호생성부(31)와 연산시스템(11)으로부터 입력되는 시작어드레스를 저장하는 어드레스카운터(32)를 구비하고 있다. 어드레스카운터(32)의 출력단에는 시작어드레스와 어드레스카운터(32)로부터 로(row)/칼럼어드레스를 입력받아 저장하는 로/칼럼어드레스FIFO(33, 34)가 연결되어 있다. 로/칼럼어드레스FIFO(33, 34)의 출력단에는 제어신호생성부(31)로부터 제어신호를 입력받아 로/칼럼어드레스를 선택하여 출력하는 먹스부(35)가 연결되어 있다. 제어신호생성부(31)의 출력단에는 제어신호생성부(31)의 제어신호에 따라 연산시스템(11) 혹은 SDRAM(13)으로부터 전송되는 데이터를 저장하는 데이터FIFO(36)가 연결되어 있다.
또한, SDRAM인터페이스장치는 연산시스템(11)으로부터 입력되는 전송량을 입력받아 전송량카운터(37)로부터 입력되는 카운터량과 비교하는 전송량비교부(38)를 구비하고 있다.
이와 같이 구성을 이루는 SDRAM인터페이스장치의 동작에 대해 알아보도록 한다.
도 1의 연산시스템(11)으로부터 시작어드레스신호가 SDRAM인터페이스장치의 어드레스카운터(32)와 로/칼럼어드레스FIFO(33, 34)로 입력되어 저장된다. 그리고 이 때 전송량카운터(37)는 0의 값으로 리셋되고 이 값은 전송량비교부(38)로 전송된다. 또한, 연산시스템(11)으로부터 전송량은 SDRAM인터페이스장치의 전송량비교부(38)에 입력된다. 전송량비교부(37)는 이 값과 전송량카운터(37)로부터 입력되는 값을 비교한다. 그리고, 로/칼럼어드레스FIFO(33, 34)는 어드레스카운터(32)로부터 각각 로/칼럼어드레스를 입력받아 저장한다.
이러한 동작이 수행된 후 매 클럭사이클마다 어드레스카운터(32)와 전송량카운터(37)의 값은 증가하게 된다. 전송량비교부(38)는 전송량카운터(37)로부터 입력받는 값과 전송량을 비교한 후 두 값이 같을 경우 제어신호생성부(31)로 이를 알린다. 그리고, 어드레스카운터(32)와 전송량카운터(37)의 증가는 멈추게 된다.
제어신호생성부(31)는 연산시스템(11)으로부터 입력되는 읽기/쓰기명령의 신호에 따라 쉬프트레지스터를 이용하여 제어신호를 생성한다. 이 제어신호생성부(31)에서 제어신호를 생성하는 동작과정은 도시한 도 4 내지 도 6을 참조하여 설명하도록 한다.
도 4는 제어신호생성부의 쉬프트레지스터를 나타낸 도면이고, 도 5-6는 쉬프트레지스터의 쓰기/읽기동작신호의 생성과정을 도시한 도면이다.
먼저, 도 2a에 도시한 SDRAM의 쓰기동작과정을 도 4 내지 도 6을 이용하여 설명하도록 한다. 최초에 도 4의 쉬프트레지스터의 모든 값은 0이다. 그러다가 연산시스템(11)으로부터 SDRAM인터페이스장치(12)로 요청신호가 입력되면 클럭 0에서 도 4의 레지스터 A, B, C, Dout에 1을 입력하기위해 준비된다. 클럭 1에서는 클럭 0에서 입력준비된 비트들이 해당 레지스터에 입력된다. 그리고 R0, C0, W0의 신호가 nRAS, nCAS, nWE신호로써 출력되고, 이와 동시에 Dout에는 1이 입력준비된다(도 5a). 클럭 2에서는 모든 레지스터가 왼쪽으로 1비트씩 쉬프트되고 클럭 1에서 입력준비된 값이 A, B, C, Dout에 입력되고, A, B, C에는 0의 값이, Dout에는 1의 값이 입력되기위해 준비된다(도 5b). 클럭 3에는 클럭 2와 같은 동작을 수행하고 클럭 4부터는 쉬프트레지스터가 1비트씩 왼쪽으로 쉬프트되고 A, B, C, Dout에는 각각 0의 값이 입력된다.
이렇게 해서 도 3의 제어신호생성부(31)는 nRAS, nCAS, nWE의 신호를 연산시스템(13)으로 출력한다. 이 때, 먹스부(35)는 nRAS신호가 로(low)레벨의 신호일 때 로어드레스FIFO(33)로부터 입력된 어드레스신호를 출력하고, nCAS신호가 로레벨의 신호일 때 칼럼어드레스FIFO(34)로부터 입력된 어드레스신호를 출력한다. 또한, 유효데이터여부신호가 로레벨일 때 연산시스템(11)으로부터 전송되어 데이터FIFO(36)에 저장되어있던 데이터가 SDRAM(13)으로 전송된다.
다음으로 도 2b에 도시한 SDRAM의 읽기동작과정을 도 4 내지 도 6을 이용하여 설명하도록 한다. 최초에 도 4의 쉬프트레지스터의 모든 값은 0이다. 그러다가 연산시스템(11)으로부터 SDRAM인터페이스장치(12)로 요청신호가 입력되면 클럭 0에서 도 4의 레지스터 A, B, Din에 1을 입력하기위해 준비된다. 클럭 1에서는 클럭 0에서 입력준비된 비트들이 해당 레지스터에 입력된다. 그리고 R0, C0, W0의 신호가 nRAS, nCAS, nWE신호로써 출력되고, 이와 동시에 Din에는 1이 입력준비된다(도 6a). 클럭 2에서는 모든 레지스터가 왼쪽으로 1비트씩 쉬프트되고 클럭 1에서 입력준비된 값이 A, B, C, Din에 입력되고, A, B, C에는 0의 값이, Din에는 1의 값이 입력되기위해 준비된다(도 6b). 클럭 3은 클럭 2와 같은 동작을 수행하고, 클럭 4부터는 쉬프트레지스터가 1비트씩 왼쪽으로 쉬프트되고 A, B, C, Din에는 각각 0의 값이 입력된다.
이렇게 해서 도 3의 제어신호생성부(31)는 nRAS, nCAS, nWE의 신호를 SDRAM(13)으로 출력한다. 이 때, 먹스부(35)는 nRAS신호가 로(low)레벨의 신호일 때 로어드레스FIFO(33)로부터 입력된 어드레스신호를 출력하고, nCAS신호가 로레벨의 신호일 때 칼럼어드레스FIFO(34)로부터 입력된 어드레스신호를 출력한다. 또한, 유효데이터여부신호가 로레벨일 때 SDRAM(13)은 데이터FIFO(36)로 자동적으로 데이터를 전송하고, 이 전송된 데이터는 연산시스템(11)으로 전송된다. 그리고, 도 7a-b에는 상술한 쉬프트레지스터의 쓰기/읽기동작시에 대한 제어신호의 생성과정을 나타내었다.
상술한 바와 같이, SDRAM인터페이스장치는 쉬프트레지스터를 이용하여 제어신호를 간단하게 생성함으로써 연산시스템과 SDRAM간의 효율적인 동작을 수행시킬 수 있다.

Claims (6)

  1. 연산시스템과 Synchronous DRAM(SDRAM)간의 인터페이스를 수행하기위한 장치에 있어서,
    상기 연산시스템으로부터 시작어드레스신호를 입력받아 저장하는 어드레스카운터;
    상기 연산시스템으로부터 시작어드레스신호를 입력받고, 상기 어드레스카운터로부터 로/칼럼(row/column)어드레스신호를 입력받아 저장하는 로/칼럼어드레스FIFO;
    상기 어드레스카운터의 동작시작과 동시에 리셋되어 클럭카운트값을 출력하는 전송량카운터;
    상기 연산시스템으로부터 입력받는 전송량과 상기 전송량카운터로부터 입력받는 카운트값을 비교하는 전송량비교부;
    상기 연산시스템으로부터 읽기/쓰기명령신호를 입력받아 읽기/쓰기동작을 판단하고, 상기 전송량비교부로부터 비교신호를 입력받은 후 제어신호를 생성하는 제어신호생성부;
    상기 제어신호생성부의 제어신호에 따라 상기 로/칼럼어드레스FIFO로부터 로/칼럼어드레스신호를 입력받아 출력하는 먹스부; 및
    상기 제어신호생성부의 제어신호에 따라 상기 연산시스템/SDRAM으로부터 전송되는 데이터를 저장하여 상기 SDRAM/연산시스템으로 전송하는 데이터FIFO를 포함하는 SDRAM인터페이스장치.
  2. 제 1항에 있어서, 상기 비교신호는 상기 전송량비교부에서 비교하는 상기 전송량과 카운트값이 동일할 때 발생되는 신호인 것을 특징으로 하는 SDRAM인터페이스장치.
  3. 제 1항에 있어서, 상기 제어신호는 nRAS(Row Address Strobe)신호, nCAS (Column Address Strobe)신호, nWE(Write Enable)신호, 유효데이터여부신호인 것을 특징으로 하는 SDRAM인터페이스장치.
  4. 제 1항 또는 제 3항에 있어서, 쉬프트레지스터(shift register)를 이용하여 상기 제어신호를 생성하는 것을 특징으로 하는 SDRAM인터페이스장치.
  5. 제 1항에 있어서, 상기 먹스부는 상기 nRAS신호가 로(low)레벨일 때 상기 로어드레스신호를 출력하고, 상기 nCAS신호가 로레벨일 때 상기 칼럼어드레스신호를 출력하는 것을 특징으로 하는 SDRAM인터페이스장치.
  6. 제 1항에 있어서, 상기 데이터FIFO는 상기 유효데이터여부신호가 로레벨일 때 상기 연산시스템/SDRAM으로 데이터를 전송하는 것을 특징으로 하는 SDRAM인터페이스장치.
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