CN111566737B - 包含用于半导体存储器的存储器命令的设备和方法 - Google Patents

包含用于半导体存储器的存储器命令的设备和方法 Download PDF

Info

Publication number
CN111566737B
CN111566737B CN201880085160.7A CN201880085160A CN111566737B CN 111566737 B CN111566737 B CN 111566737B CN 201880085160 A CN201880085160 A CN 201880085160A CN 111566737 B CN111566737 B CN 111566737B
Authority
CN
China
Prior art keywords
clock signal
command
clock
memory
timing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880085160.7A
Other languages
English (en)
Other versions
CN111566737A (zh
Inventor
K-Y·金
D·甘斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN202311288334.9A priority Critical patent/CN117193664A/zh
Publication of CN111566737A publication Critical patent/CN111566737A/zh
Application granted granted Critical
Publication of CN111566737B publication Critical patent/CN111566737B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Dram (AREA)

Abstract

描述了包含用于半导体存储器的存储器命令的设备和方法。控制器为存储器系统提供对存储器进行存取的存储器命令。所述命令被解码，以提供内部信号和命令以用于执行操作，如用于对存储器阵列进行存取的操作。被提供用于对存储器进行存取的所述存储器命令可以包含定时命令和存取命令。存取命令的实例包含读取命令和写入命令。定时命令可以用于控制对例如对应的存取命令的各种操作的定时。所述定时命令可以包含设置存取命令的相关联的存取操作期间的各种操作模式的操作码。

Description

包含用于半导体存储器的存储器命令的设备和方法
相关申请的交叉引用
本申请要求于2017年11月29日提交的美国临时申请第62/592,208号的权益。本申请以全文引用的方式并入本文并且用于所有目的。
背景技术
半导体存储器在很多电子系统中被用于存储稍后可以检索到的数据。由于越来越多地要求电子系统更快、存储器容量更大并且消耗功率更少，因此一直在不断开发存取更快、存储数据更多但使用功率更少的半导体存储器，以满足变化的需要。发展的一部分包含创建用于控制和存取半导体存储器的新规范，所述规范从一代到下一代的变化涉及改善电子系统中的存储器的性能。
通常通过为半导体存储器提供命令信号、地址信号、时钟信号来控制存储器。例如，可以由存储器控制器提供各种信号。命令信号可以控制半导体存储器在与地址信号相对应的存储器位置执行各种存储器操作，例如，用于从存储器检索数据的读取操作和用于将数据存储到存储器中的写入操作。以相对于由存储器接收相关联的命令的已知定时在控制器和存储器之间提供数据。已知定时通常是通过等待时间信息来限定的。可以在系统时钟信息CK和CKF的时钟循环方面限定等待时间信息。
在新开发的存储器的情况下，存储器可以设置有例如用于对命令信号和地址信号进行定时的系统时钟信号并且进一步设置有用于对存储器所提供的读取数据进行定时并且用于对提供到存储器的写入数据进行定时的数据时钟信号。存储器还可以向控制器提供时钟信号以用于对提供到控制器的数据进行定时。
对由控制器提供并由存储器接收的各种存储命令的定时可以用于控制存储器的性能，包含对提供时钟信号的时间、提供或接收数据的时间等的定时。对各种存储命令相对于彼此的定时的限制可能导致存储器具有不那么令人期望的性能。这样，可以期望的是使存储器命令具有灵活的定时以提供令人期望的存储器性能。
发明内容
描述了包含用于半导体存储器的存储器命令的设备和方法。
一种示例设备包含数据时钟路径、命令输入电路和命令解码器。所述数据时钟路径包括输入缓冲器，所述输入缓冲器被配置成在被启用时接收数据时钟信号。所述数据时钟路径被配置成基于所述时钟信号提供多个内部时钟信号。所述数据时钟信号进一步包括时钟信号同步电路，所述时钟信号同步电路被配置成使所述多个内部时钟信号中的第一内部时钟信号与所述数据时钟信号同步。所述命令输入电路被配置成接收存取命令和与所述存取命令相关联的定时命令。所述命令输入电路被进一步配置成响应于接收所述存取命令而提供内部存取命令、响应于接收所述定时命令中的第一定时命令而提供内部第一定时命令并且响应于接收所述定时命令中的第二定时命令而提供内部第二定时命令。所述命令解码器耦接到所述命令输入电路并且被配置成对所述内部存取命令进行解码并提供能内部存取控制信号以执行对应的存取操作，并且被进一步配置成解码所述内部定时命令并启用所述数据时钟路径的所述输入缓冲器并控制所述时钟信号同步电路以基于所述定时命令中包含的操作码使所述多个内部时钟信号中的所述第一内部时钟信号与所述数据时钟信号在某时同步。
另一种示例设备包含控制器，所述控制器被配置成耦接到命令总线和时钟总线并且被进一步配置成在所述命令总线上向存储器提供定时命令和存取命令。所述定时命令包含在时钟信号的第一时钟沿提供的第一部分和在所述时钟信号的第二时钟沿提供的第二部分。所述第一部分包含时钟信号同步选项字段以用于包含启用或禁用时钟信号同步选项的值。所述第二部分包含与所述时钟信号同步选项字段相关联的操作码字段以用于包含与所述时钟信号同步选项的时钟信号同步操作的延迟相对应的操作码值。所述控制器被进一步配置成根据与所述操作码值相对应的延迟按照所述定时命令在某时在所述时钟总线上向所述存储器提供数据时钟信号。
另一种示例设备包含存储器，所述存储器被配置成耦接到命令总线和时钟总线并且被进一步配置成在所述命令总线上接收定时命令和存取命令。所述定时命令包含在时钟信号的第一时钟沿提供的第一部分和在所述时钟信号的第二时钟沿提供的第二部分。所述第一部分包含时钟信号同步选项字段以用于包含启用或禁用时钟信号同步选项的值。所述第二部分包含与所述时钟信号同步选项字段相关联的操作码字段以用于包含与所述时钟信号同步选项的时钟信号同步操作的延迟相对应的操作码值。所述存储器包含耦接到所述时钟总线的数据时钟输入缓冲器。所述存储器被进一步配置成激活所述时钟输入缓冲器以根据与所述操作码值相对应的所述延迟按照所述定时命令在某时在所述时钟总线上接收数据时钟信号。
一种示例方法包含向存储器提供定时命令、向所述存储器提供存取命令以及向所述存储器提供数据时钟信号。所述定时命令被配置成启用时钟信号同步选项并且当所述时钟信号同步选项被启用时根据所述定时命令设置所述存储器何时执行时钟信号同步操作的延迟。所述存取命令与所述定时命令相关联。向所述存储器提供所述数据时钟信号，以基于通过所述定时命令设置的所述延迟在某时通过所述存储器进行同步。
另一种示例方法包含接收定时命令、接收存取命令以及使数据时钟信号和由所述数据时钟信号产生的内部时钟信号同步。所述定时命令被配置成启用时钟信号同步选项并且当所述时钟信号同步选项被启用时根据所述定时命令设置何时执行时钟信号同步操作的延迟。所述存取命令与所述定时命令相关联。基于通过所述定时命令设置的所述延迟使所述数据时钟信号和所述内部时钟信号在某时同步。
另一种示例设备包含数据时钟路径、命令输入电路和命令解码器。所述数据时钟路径包括输入缓冲器，所述输入缓冲器被配置成在被启用时接收数据时钟信号。所述数据时钟路径被配置成基于所述时钟信号提供多个内部时钟信号。所述数据时钟信号进一步包括时钟信号同步电路，所述时钟信号同步电路被配置成使所述多个内部时钟信号中的第一内部时钟信号与所述数据时钟信号同步。所述命令输入电路被配置成接收存取命令和与所述存取命令相关联的定时命令。所述命令输入电路被进一步配置成响应于接收所述存取命令而提供内部存取命令、响应于接收所述定时命令中的第一定时命令而提供内部第一定时命令并且响应于接收所述定时命令中的第二定时命令而提供内部第二定时命令。所述命令解码器耦接到所述输入电路并且被配置成对所述内部存取命令进行解码并提供内部存取控制信号以执行对应的存取操作。所述解码器被配置成对所述内部定时命令进行解码并且基于所述定时命令中包含的操作码启用所述数据时钟路径的所述输入缓冲器并延迟禁用所述输入缓冲器。所述命令解码器被进一步配置成控制所述时钟信号同步电路以使所述多个内部时钟信号中的所述第一内部时钟信号与所述数据时钟信号同步。
另一种示例设备包含控制器，所述控制器被配置成耦接到命令总线和时钟总线并且被进一步配置成在所述命令总线上向存储器提供定时命令和存取命令。所述定时命令包含在时钟信号的第一时钟沿提供的第一部分和在所述时钟信号的第二时钟沿提供的第二部分。所述第一部分包含时钟信号同步选项字段以用于包含启用或禁用时钟信号同步选项的值。所述第二部分包含与所述时钟信号同步选项字段相关联的操作码字段以用于包含与所述存储器的输入缓冲器保持启用的时间相对应的操作码值。所述控制器被进一步配置成响应于所述定时命令向启用的所述输入缓冲器提供数据时钟信号。
另一种示例设备包含存储器，所述存储器被配置成耦接到命令总线和时钟总线并且被进一步配置成在所述命令总线上接收定时命令和存取命令。所述定时命令包含在时钟信号的第一时钟沿提供的第一部分和在所述时钟信号的第二时钟沿提供的第二部分。所述第一部分包含时钟信号同步选项字段以用于包含启用或禁用时钟信号同步选项的值。所述第二部分包含与所述时钟信号同步选项字段相关联的操作码字段以用于包含与耦合到所述时钟总线的所述存储器的时钟输入缓冲器在所述存取命令的存取操作之后保持启用的时间相对应的操作码值。所述存储器被进一步配置成激活所述时钟输入缓冲器以根据所述定时命令在某时在所述时钟总线上接收数据时钟信号。
另一种示例方法包含向存储器提供定时命令、向所述存储器提供存取命令以及向所述存储器的输入缓冲器提供数据时钟信号，以通过所述存储器进行同步。所述定时命令被配置成启用时钟信号同步选项并且当所述时钟信号同步选项被启用时设置在与所述定时命令相关联的所述存取命令之后何时禁用所述存储器的输入缓冲器的延迟。
另一种示例方法包含接收定时命令，所述定时命令被配置成启用时钟信号同步选项并且当所述时钟信号同步选项被启用时设置在与所述定时命令相关联的存取命令之后何时禁用输入缓冲器的延迟；接收所述存取命令；使数据时钟信号和由所述数据时钟信号产生的内部时钟信号同步；以及基于通过所述定时命令设置的所述延迟来延迟禁用所述输入缓冲器的时间。
附图说明
图1是根据本公开的实施例的系统的框图。
图2是根据本公开的实施例的设备的框图。
图3是根据本公开的实施例的时钟路径和数据时钟路径的框图。
图4是根据本公开的实施例的示出了时钟信号之间的第一相位关系和第二相位关系的时序图。
图5是根据本公开的实施例的IO电路的一部分的框图。
图6A是根据本公开的实施例的定时命令的命令结构的图。
图6B是根据本公开的实施例的快速时钟信号同步选项的操作码的图。
图7A(包含图7A-1和7A-2)是根据本公开的实施例的带有时钟信号同步的读取操作的时序图。
图7B(包含图7B-1和7B-2)是根据本公开的实施例的带有快速时钟信号同步的读取操作的时序图。
图7C(包含图7C-1和7C-2)是根据本公开的实施例的带有快速时钟信号同步的读取操作的时序图。
图8(包含图8-1和8-2)是根据本公开的实施例的带有时钟信号同步的列间写入操作的时序图。
图9(包含图9-1和9-2)是根据本公开的实施例的带有时钟信号同步的列间写入操作的时序图。
图10A是根据本公开的实施例的定时命令的命令结构的图。
图10B是根据本公开的实施例的快速时钟信号同步选项的操作码的图。
图10C是根据本公开的实施例的快速时钟信号同步选项的操作码的图。
图11(包含图11-1和11-2)是根据本公开的实施例的在列间存取操作期间的各种信号的时序图。
具体实施方式
下面阐述了某些细节以提供对本公开的实例的充分理解。然而，对于本领域技术人员而言将清楚的是，可以在没有这些特定细节的情况下实践本公开的实例。此外，本文所描述的本公开的特定实例不应被解释为将本公开的范围限制到这些特定实例。在其它情况下，未详细示出众所周知的电路、控制信号、定时协议和软件操作，以避免不必要地模糊本公开。另外，如“耦接”和“耦接的”等术语意指两个组件可以直接地或间接地电耦接。间接耦接可以暗指两个组件通过一或多个中间组件耦接。
图1是根据本公开的实施例的系统100的框图。系统100包含控制器10和存储器系统105。存储器系统105包含存储器110(0)-110(p)(例如，“装置0”到“装置p”)，其中p是非零整数。在本公开的一些实施例中，存储器110可以是动态随机存取存储器(DRAM)，如低功率双数据速率(LPDDR)DRAM。存储器110(0)-110(p)各自耦接到命令/地址、数据和时钟总线。在本公开的一些实施例中，存储器110(0)-110(p)被组织为存储器的列。在这种实施例中，存储器可以由存储器的列存取。控制器10和存储器系统105通过若干条总线进行通信。例如，命令和地址由存储器系统105在命令/地址总线115上接收，并且数据通过数据总线125在控制器10与存储器系统105之间提供。可以通过时钟总线130在控制器与存储器系统105之间提供各种时钟信号。时钟总线130可以包含用于向控制器10提供由存储器系统105接收的系统时钟信号CK和CKF、由存储器系统105接收的数据时钟信号WCK和WCKF以及由存储器系统105提供的存取数据时钟信号RDQS的信号线。总线中的每条总线可以包含在其上提供信号的一或多条信号线。
由控制器10提供到存储器系统105的CK和CKF信号用于对命令和地址的提供和接收进行定时。WCK和WCKF信号以及RDQS信号用于对数据的提供进行定时。CK信号和CKF信号是互补的，并且WCK信号和WCKF信号是互补的。当第一时钟信号的上升沿与第二时钟信号的下降沿同时出现时，以及当第二时钟信号的上升沿与第一时钟信号的下降沿同时出现时，时钟信号是互补的。由控制器10提供到存储器系统105的WCK和WCKF信号可以与也由控制器10提供到存储器系统105的CK和CKF信号同步。另外，WCK和WCKF信号可以具有比CK和CKF信号更高的时钟频率。例如，在本公开的一些实施例中，WCK和WCKF信号的时钟频率是CK和CKF信号的时钟频率的四倍。WCK和WCKF信号可以在存取操作期间由控制器10连续不断地提供到存储器系统105(例如，启用WCK总是开启选项)，以改善存取操作的定时性能。然而，连续不断地提供WCK和WCKF信号会增加系统的功耗。在可能关注功耗的情况下，控制器10不连续不断地提供WCK和WCKF信号(例如，禁用WCK总是开启选项)。例如，当存取操作需要时，控制器提供WCK和WCKF信号。在可以由规范限定的时间将WCK和WCKF信号提供到存储器，例如，以便为基于WCK和WCKF信号产生内部时钟信号提供足够的时间。
控制器10向存储器系统105提供命令以执行存储器操作。存储器命令的非限制性实例包含用于控制对各种操作的定时的定时命令、用于存取存储器的存取命令，如用于执行读取操作的读取命令和用于执行写入操作的写入命令、用于执行模式寄存器写入和读取操作的模式寄存器写入和读取命令以及其它命令和操作。由控制器10提供到存储器系统105的命令信号进一步包含选择信号(如，芯片选择CS信号CS0、CS1、CSp)。在所有的存储器110都被提供有命令、地址、数据和时钟信号时，在相应的选择信号线上提供的选择信号被用来选择哪个存储器110将响应命令并且执行对应的操作。在本公开的一些实施例中，向存储器系统105的每个存储器110提供相应的选择信号。控制器10提供有效选择信号来选择对应的存储器110。在相应的选择信号有效时，选择对应的存储器100来接收命令/地址总线115上提供的命令和地址。
在操作中，当由控制器10向存储器系统105提供读取命令和相关联的地址时，由选择信号选择的存储器110接收读取命令和相关联的地址，并且执行读取操作以为控制器10提供来自与相关联的地址相对应的存储器位置的读取数据。根据相对于接收读取命令的定时，由所选存储器110将读取数据提供到控制器10。例如，定时可以基于读取等待时间(RL)值，所述RL值指示当读取数据由所选存储器110提供到控制器10时，CK和CKF信号的在读取命令之后的时钟周期数(CK和CKF信号的时钟周期被称为tCK)。RL值由控制器10编程在存储器110中。例如，RL值可以编程在存储器110的相应的模式寄存器中。如所已知的，包含在存储器110中的每个存储器中的模式寄存器可以用用于设置各种操作模式和/或选择存储器的操作特征的信息来编程。设置中的一个设置可以是针对RL值。
在准备使所选存储器110向控制器10提供读取数据时，控制器向存储器系统105提供有效的WCK和WCKF信号。WCK和WCKF信号可以被所选存储器110用来产生存取数据时钟信号RDQS。当时钟信号周期性地在低时钟电平与高时钟电平之间转换时，时钟信号是有效的。相反，当时钟信号维持恒定的时钟电平并且不周期性地转换时，时钟信号是无效的。RDQS信号由执行读取操作的存储器110提供到控制器10以用于对向控制器10提供读取数据进行定时。
控制器10可以使用RDQS信号来接收读取数据。在本公开的一些实施例中，控制器10具有两种模式用于使用RDQS信号来接收读取数据。在第一模式下，控制器10可以使用RDQS信号来控制对用于从所选存储器110捕获读取数据的电路系统的定时。在第二模式下，控制器10可以从RDQS信号恢复时钟定时并且基于恢复的定时产生内部定时信号。内部定时信号然后可以被控制器10用来控制对用于从所选存储器110捕获读取数据的电路系统的定时。
控制器10向存储器系统105提供信息(例如，在命令中)，以指示控制器10将以哪种模式使用RDQS信号。存储器系统105根据由控制器10指示的模式用不同的定时向控制器10提供RDQS信号。例如，如下文将更详细地描述的，RDQS信号可以在第一模式下以第一定时提供到控制器10并且在第二模式下以第二定时提供到控制器10，其中第二定时与第一定时相比相对更早(例如，更快)。存储器系统105向控制器10提供RDQS信号的较早定时可以允许控制器10在由存储器系统105提供数据之前有更长的时间从RDQS信号恢复时钟定时，以便满足如由读取等待时间值RL建立的数据定时。
在操作中，当由控制器10向存储器系统105提供写入命令和相关联的地址时，由选择信号选择的存储器110接收读取命令和相关联的地址，并且执行写入操作以将数据从控制器10写入与相关联的地址相对应的存储器位置。根据相对于接收写入命令的定时，由控制器10将写入数据提供到所选存储器110。例如，定时可以基于写入等待时间(WL)值，所述WL值指示当写入数据由控制器10提供到所选存储器110时，CK和CKF信号的在写入命令之后的时钟周期数。WL值由控制器10编程在存储器110中。例如，WL值可以编程在存储器110的相应的模式寄存器中。
在准备使所选存储器110从控制器10接收写入数据时，控制器向存储器系统105提供有效的WCK和WCKF信号。WCK和WCKF信号可以被所选存储器110用来产生用于对接收写入数据的电路的操作进行定时的内部时钟信号。数据由控制器10提供，并且所选存储器110根据WCK和WCKF信号接收写入数据，所述写入数据被写入与存储器地址相对应的存储器。
图2是根据本公开的实施例的设备的框图。设备可以是半导体装置200并且将被这样指称。在一些实施例中，半导体装置200可以包含但不限于存储器，如例如集成到单个半导体管芯中的LPDDR存储器。在本公开的一些实施例中，半导体管芯可以仅包含半导体装置200。在本公开的一些实施例中，半导体管芯可以包含嵌入有集成在同一半导体管芯上的其它系统的半导体装置200。在本公开的一些实施例中，半导体装置200可以包含在图1的存储器系统105中。例如，存储器110中的每个存储器可以包含半导体装置200。半导体装置200可以包含存储器阵列250。存储器阵列250包含多个存储体，每个存储体包含多个字线WL、多个位线BL和布置在所述多个字线WL与所述多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器240执行，并且位线BL的选择由列解码器245执行。感测放大器(SAMP)针对其对应的位线BL进行定位并且连接到至少一个相应的本地I/O线对(LIOT/B)，所述至少一个相应的本地I/O线对进而通过充当开关的传输门(TG)耦接到至少一个相应的主I/O线对(MIOT/B)。
半导体装置200可以采用多个外部端子，所述多个外部端子包含耦接到命令/地址总线以接收命令信号COMMAND和地址信号ADDRESS的命令/地址端子、用于接收时钟信号CK和CKF的时钟端子、用于接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ和RDQS、电源端子VDD、VSS和VDDQ以及ZQ校准端子(ZQ)。
可以为命令/地址端子供应地址信号和存储体地址信号。向命令/地址端子供应的地址信号和存储体地址信号通过命令/地址输入电路205传输到地址解码器212。地址解码器212接收地址信号，并且将经过解码的行地址信号XADD供应到行解码器240并将经过解码的列地址信号YADD供应到列解码器245。地址解码器212还接收存储体地址信号并且将存储体地址信号BADD供应到行解码器240、列解码器245。
可以进一步为命令/地址端子供应来自例如存储器控制器的命令信号COMMAND。命令信号COMMAND可以作为内部命令信号ICMD通过命令/地址输入电路205提供到命令解码器215。命令解码器215包含用于解码内部命令信号ICMD以产生用于执行操作的各种内部信号和命令的电路，例如用于控制半导体装置200的电路基于命令信号对存储器阵列250进行存取(如分别基于读取命令或写入命令从存储器阵列250读取数据或将数据写入所述存储器阵列)的内部信号。另一个实例可以是提供内部信号，如用于启用接收时钟信号的信号输入缓冲器的控制信号，以启用用于执行操作的电路。
当发出读取命令并且与读取命令一起及时地供应行地址和列地址时，从存储器阵列250中的由这些行地址和列地址指定的存储器单元读取读取数据。读取命令由命令解码器215接收，所述命令解码器向输入/输出电路260提供内部命令，使得读取数据根据RDQS时钟信号通过读取/写入放大器255和输入/输出电路260从数据端子DQ输出到外部。如前所述，在由读取等待时间信息RL限定的时间提供读取数据，所述读取等待时间信息RL可以编程在半导体装置中，例如在模式寄存器(图2中未示出)中。读取等待时间信息RL可以根据CK信号的时钟周期来限定。例如，当提供了相关联的读取数据时，读取等待时间信息RL可以是CK信号的在由半导体装置200接收到读取命令之后的时钟周期数。
当发出写入命令并且与此命令一起及时地供应行地址和列地址时，根据WCK和WCKF信号向数据端子DQ供应写入数据。写入命令由命令解码器215接收，所述命令解码器向输入/输出电路260提供内部命令，使得写入数据由输入/输出电路260中的数据接收器接收并且通过输入/输出电路260和读取/写入放大器255提供到存储器阵列250。将写入数据写入由行地址和列地址指定的存储器单元中。如前所述，写入数据在由写入等待时间WL信息限定的时间提供到数据端子DQ。写入等待时间WL信息可以编程在半导体装置200中，例如在模式寄存器(图2中未示出)中。写入等待时间WL信息可以根据CK信号的时钟周期来限定。例如，当相关联的写入数据提供到给数据端子DQ时，写入等待时间信息WL可以是CK信号的在由半导体装置200接收到写入命令之后的时钟周期数。
时钟端子和数据时钟端子被供应有外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可以供应到时钟输入电路220。CK信号和CKF信号可以是互补的，并且WCK信号和WCKF信号可以是互补的。当被启用时，包含在时钟输入电路220中的输入缓冲器接收外部时钟信号。例如，当由来自命令解码器215的CKE信号启用时，输入缓冲器接收CK和CKF信号，并且当由来自命令解码器215的WCKIBEN信号启用时，输入缓冲器接收WCK和WCKF信号。时钟输入电路220可以接收外部时钟信号以产生内部时钟信号ICK和IWCK以及IWCKF。内部时钟信号ICK和IWCK以及IWCKF被供应到内部时钟电路230。
内部时钟电路230包含基于接收的内部时钟信号提供各种相位和频率受控的内部时钟信号的电路。例如，内部时钟电路230可以包含接收ICK信号并且向命令解码器215提供内部时钟信号ICK和ICKD的时钟路径(图2中未示出)。内部时钟电路230可以进一步包含数据时钟路径，所述数据时钟路径接收IWCK和IWCKF信号并且基于内部时钟信号IWCK和IWCKF提供多相时钟信号IWCKn。如下文将更详细地描述的，多相时钟信号IWCKn彼此具有相对相位并且与WCK和WCKF信号具有相位关系。包含在内部时钟电路230中的时钟信号同步电路执行WCK-CK同步，以确定IWCKn信号与WCK和WCKF信号之间的相位关系，并且在必要时将IWCKn信号与WCK和WCKF信号之间的相位关系改变为提供半导体装置200的正确操作的相位关系。当IWCKn与WCK和WCKF信号具有所述相位关系时，WCK-CK同步完成。
多相时钟信号IWCKn也可以提供到输入/输出电路260，以用于控制对读取数据的输出定时和对写入数据的输入定时。输入/输出电路160可以包含用于产生并且提供RDQS信号的时钟电路和驱动器电路。数据时钟路径还可以提供延迟的多相时钟信号IWCKD，所述延迟的多相时钟信号是进一步延迟的多相时钟信号IWCKn中的一个多相时钟信号IWCKn。
可以为电源端子供应电源电位VDD和VSS。这些电源电位VDD和VSS被供应到内部电压发生器电路270。内部电压发生器电路270基于电源电位VDD和VSS产生各个内部电位VPP、VOD、VARY、VPERI等和参考电位ZQVREF。内部电位VPP主要用于行解码器240中，内部电位VOD和VARY主要用于包含在存储器阵列250中的感测放大器中，并且内部电位VPERI用于许多其它电路块中。参考电位ZQVREF用于ZQ校准电路265中。
还可以为电源端子供应电源电位VDDQ。电源电位VDDQ与电源电位VSS一起被供应到输入/输出电路260。在本公开的实施例中，电源电位VDDQ可以是与电源电位VDD相同的电位。在本公开的另一个实施例中，电源电位VDDQ可以是与电源电位VDD不同的电位。然而，将专用电源电位VDDQ用于输入/输出电路260，使得由输入/输出电路260产生的电源噪声不会传播到其它电路块。
校准端子ZQ连接到ZQ校准电路265。当通过ZQ校准命令ZQ_com激活时，ZQ校准电路265参考RZQ的阻抗和参考电位ZQVREF执行校准操作。将通过校准操作获得的阻抗码ZQCODE供应到输入/输出电路260，并且因此指定包含在输入/输出电路260中的输出缓冲器(未示出)的阻抗。
图3是根据本公开的实施例的时钟路径310和数据时钟路径330的框图。在本公开的一些实施例中，时钟路径310和数据时钟路径330可以包含在图2的半导体装置200中。例如，数据时钟路径330的一部分可以包含在图2的半导体装置200的时钟输入电路220和/或内部时钟电路230中。在不脱离本公开的范围的情况下，可以修改时钟路径310和数据时钟路径330中的一个或两个时钟路径。
时钟路径310可以包含输入缓冲器312。当由有效启用信号CKE(例如，有效高逻辑电平)启用时，输入缓冲器312接收互补时钟信号CK和CKF并且提供内部时钟信号ICK。输入缓冲器312可以包含在图2的时钟输入电路220中。内部时钟信号ICK基于CK和CKF信号。中继器电路314接收ICK信号并且将ICK'信号提供到延迟电路316。中继器电路314通过时钟线将ICK信号从输入缓冲器312驱动到延迟电路316。ICK'信号由延迟电路316延迟，以提供延迟的ICK时钟信号ICKD。ICK'和ICKD信号可以被命令路径(未示出)用于对内部命令信号的解码和提供进行定时，以执行存储器操作(例如，读取、写入等)。
数据时钟路径330包含输入缓冲器352。当由有效启用信号WCKIBEN(例如，有效高逻辑电平)启用时，输入缓冲器352接收互补的时钟信号WCK和WCKF并且基于WCK和WCKF信号提供互补的内部时钟信号IWCK和IWCKF。输入缓冲器352可以响应于存储器命令例如由命令解码器启用。在本公开的实施例中，IWCK和IWCKF信号具有与WCK和WCKF信号相同的时钟频率，并且IWCK信号对应于WCK信号，并且IWCKF信号对应于WCKF信号。输入缓冲器352可以包含在图2的时钟输入电路220中。
IWCK和IWCKF信号被提供到时钟分频器电路354，所述时钟分频器电路被配置成提供多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270(统称为多相时钟信号IWCKn)。多相时钟信号IWCKn彼此具有相对相位，并且其时钟频率小于WCK和WCKF信号(以及IWCK和IWCKF信号)的时钟频率。在本公开的实施例中，IWCK0、IWCK90、IWCK180和IWCK270信号的时钟频率是WCK和WCKF信号的时钟频率的一半。
在本公开的实施例中，IWCK0、IWCK90、IWCK180和IWCK270信号彼此具有90度的相对相位。例如，IWCK90信号相对于IWCK0信号具有90度的相位，IWCK180信号相对于IWCK90信号具有90度的相位(并且相对于IWCK0信号具有180度的相位)，并且IWCK270信号相对于IWCK180信号具有90度的相位(并且相对于IWCK0信号具有270度的相位)。在这种情况下，多相时钟信号IWCK0、IWCK90、IWCK180和IWCK270可以被称为“正交”相位时钟信号。
多相时钟信号被提供到中继器电路356。中继电路356包含用于多相时钟信号IWCKn中的每个多相时钟信号的中继器电路。中继器电路356通过时钟线将多相时钟信号IWCKn从时钟分频器电路354驱动到时钟分配电路358。时钟分配电路358将多相时钟信号IWCKn提供到根据多相时钟信号操作的各种电路系统。例如，多相时钟信号IWCKn可以提供到时钟输入/输出电路，以根据对IWCKn信号的定时来提供并接收数据(在图3中被称为“到DQ块”)。
时钟信号同步电路360执行WCK-CK同步，以确定IWCKn信号与WCK和WCKF信号之间的相位关系，并且在必要时将IWCKn信号与WCK和WCKF信号之间的相位关系改变为提供半导体装置200的正确操作的相位关系。
如前所述，由时钟分频器电路354提供的IWCK0、IWCK90、IWCK180和IWCK270信号基于IWCK和IWCKF信号。IWCK0、IWCK90、IWCK180、IWCK270信号可以相对于IWCK和IWCKF信号，并且同样地，与WCK和WCKF信号(IWCK和IWCKF信号基于所述信号)具有相位关系。例如，由时钟分频器电路354提供的多相时钟信号IWCK0、IWCK90、IWCK180和IWCK270可以相对于WCK和WCKF信号具有两种相位关系中的一种相位关系。图4中展示了第一相位关系和第二相位关系。
在第一相位关系中，IWCK0信号的上升沿420与IWCK信号(和WCK信号，图4中未示出)的第一上升沿410和CK信号的第一上升沿相关联，IWCK90信号的上升沿422与IWCK信号的第一下降沿412相关联，IWCK180信号的上升沿424与IWCK信号的第二上升沿414和CK信号的第一下降沿相关联，并且IWCK270信号的上升沿426与IWCK信号的第二下降沿416相关联。第一相位关系可以被称为“有序”相位关系。
在第二相位关系中，IWCK0信号的下降沿430与IWCK信号(和WCK信号)的第一上升沿410和CK信号的第一上升沿相关联，IWCK90信号的下降沿432与IWCK信号的第一下降沿412相关联，IWCK180信号的下降沿434与IWCK信号的第二上升沿414和CK信号的第一下降沿相关联，并且IWCK270信号的下降沿436与IWCK信号的第二下降沿416相关联。第二相位关系可以被称为“乱序”相位关系。
即使当WCK和WCKF(以及IWCK和IWCKF)信号的时钟频率改变时，例如时钟频率增加时，也维持第一相位关系和第二相位关系，如图4所示在IWCK信号的下降沿416之后。
由时钟分频器电路254提供的多相时钟信号IWCKn的相位关系可以是未知的，直到作出确定。例如，可以在WCK-CK同步过程期间确定多相时钟信号IWCKn的相位关系，所述WCK-CK同步过程在下文更详细地描述。
时钟信号同步电路执行WCK-CK同步，以确定多相时钟信号IWCKn与WCK和WCKF信号的相位关系。可能需要确定多相时钟信号IWCKn与WCK和WCKF信号的相位关系，因为半导体装置200的正确操作可以基于具有相位关系中的一种相位关系的多相时钟信号。例如，当多相时钟信号具有“有序”相位关系并且IWCK0信号与WCK信号同步时，可以由半导体装置200正确地提供读取数据。在这种实例中，当确定多相时钟信号IWCKn具有“乱序”相位关系时，时钟信号同步电路360改变多相时钟信号中的各个多相时钟信号，以提供“有序”多相时钟信号，从而使IWCK0信号与WCK信号同步。作为实例，可以切换乱序多相时钟信号中的IWCK180信号和IWCK0信号，并且可以切换乱序多相时钟信号中的IWCK270信号和IWCK90信号。因此，“乱序”多相时钟信号被切换成“有序”多相时钟信号。
通过确定多相时钟信号IWCKn与WCK与WCKF信号之间的相位关系，可以确定多相时钟信号IWCKn与CK和CKF信号之间的关系。在必要时，时钟信号同步电路360改变IWCKn与WCK和WCKF信号之间的相位关系，以提供“有序”的相位关系。因此，IWCK0信号与WCK信号同步，这也使IWCK0信号与CK信号同步。在本公开的一些实施例中，当IWCK0信号与CK信号对齐时，可以完成WCK-CK同步(例如，参考图4，IWCK0信号的每个其它上升沿与CK信号的上升沿同步)。
图5是根据本公开的实施例示出的输入/输出电路的一部分的框图。在本公开的一些实施例中，输入/输出电路的所述部分包含在图2的输入/输出电路260中。RDQS时钟电路510和数据锁存和移位电路530接收多相时钟信号IWCK0、IWCK90、IWCK180和IWCK270(统称为IWCKn信号)。IWCKn信号可以是正交时钟信号，每个时钟信号相对于所述时钟信号中的另一个时钟信号(例如，0度时钟信号、90度时钟信号、180度时钟信号和270度时钟信号)具有90度相位。IWCKn信号可以基于数据时钟信号WCK和WCKF并且具有比WCK和WCKF信号的时钟频率更低的时钟频率。在本公开的一些实施例中，IWCKn信号的时钟频率是WCK和WCKF信号的时钟频率的一半。多相时钟信号IWCKn可以由接收WCK信号的数据时钟路径提供。例如，在本公开的一些实施例中，IWCKn信号可以由图3所示的数据时钟路径330提供。
RDQS时钟电路510基于IWCKn信号提供内部选通信号IRDQS。IRDQS信号被提供到驱动器电路520。驱动器电路520基于IRDQS信号提供数据选通信号RDQS。RDQS信号可以提供到用于对装置接收数据进行定时的所述装置(例如，控制器10)。RDQS信号的时钟频率可以大于IWCKn信号的时钟频率。在本公开的一些实施例中，RDQS信号的时钟频率是IWCKn信号的时钟频率的两倍。在IWCKn信号的时钟频率是WCK和WCKF信号的时钟频率的一半的情况下，RDQS信号可以具有与WCK和WCKF信号相同的时钟频率。
除了IWCKn信号之外，数据锁存和移位电路530还接收内部数据ID0-IDr，其中r是非零整数。ID0-IDr数据可以从存储器阵列提供。例如，在本公开的一些实施例中，从存储器阵列250向包含数据锁存和移位电路530的输入/输出电路260提供ID数据。数据锁存和移位电路530基于IWCKn信号锁存并且移位内部数据ID0-IDr，以提供数据IDQ0-IDQs，其中s是非零整数。IDQ0-IDQs数据被提供到将IDQ0-IDQs数据作为DQ0-DQs数据驱动的数据驱动器电路540。数据驱动器电路540可以包含(s+1)个数据驱动器电路，具体地，每个IDQ0-IDQs数据一个数据驱动器电路。
在操作中，数据锁存和移位电路530基于IWCKn信号将(r+1)位宽的ID0-IDr数据移位成(s+1)位宽的IDQ0-IDQs数据。然后，IDQ0-IDQs数据作为(s+1)位宽的DQ0-DQs数据由数据驱动器电路540提供。DQ0-DQs数据可以被提供有与RDQS信号相对应的定时。例如，可以在RDQS信号的上升时钟沿和下降时钟沿处针对每个DQ0-DQs数据提供一个位。因此，在RDQS信号的每个沿处并行地输出(s+1)个位。以此方式，DQ0-DQs数据的(s+1)个位可以例如由如根据RDQS信号定时的装置接收。
如下文将更详细地描述的，控制器为存储器系统提供存储器命令以对存储器进行存取(例如，读取或写入存储器)。命令由命令解码器(例如，命令解码器215)解码，所述命令解码器提供内部信号和命令以用于执行操作，如用于对存储器阵列进行存取的操作。被提供用于对存储器进行存取的存储器命令包含定时命令和存取命令。如前所述，定时命令可以用于控制对例如对应的存取命令的各种操作的定时。存取命令的实例包含读取命令和写入命令。定时命令的实例包含CAS命令和MPC命令。所述定时命令可以包含设置存取命令的相关联的存取操作期间的各种操作模式的操作码。例如，与各种操作码相关联的信息的位包含在定时命令中。操作码可以包含定时命令的一或多个位。操作码可以通过定时命令的位位置来识别。
图6A是根据本公开的实施例的定时命令的命令结构600的图。图6A的定时命令是CAS命令。CAS命令可以由控制器提供到包含存储器，所述存储器包含解码CAS命令并且基于CAS命令提供内部控制信号以执行操作的命令解码器。图6A的CAS命令包含14个位：在CK信号的上升沿R1处接收的前七个位CA0-CA6和在CK信号的下降沿F1处接收的后七个位CA0-CA6。控制器在CK信号的上升沿R1处提供前七个位，并且然后改变所述位，以在CK信号的下降沿F1处提供后七个位。CAS命令由存储器接收，所述存储器在CK信号的上升沿R1处由相应的高电平CS信号启用。
由存储器在CK信号的上升沿R1处接收并且由命令解码器解码的CAS命令的前七个位CA0-CA6例如在图6A中包含CAS命令的命令代码和各种时钟信号同步选项。具体地，CAS命令的前七个位CA0-CA6包含：与位CA0-CA3相对应的四位命令代码；与位CA4相对应的WCK-CK与写入命令同步选项WS_WR；与位CA5相对应的WCK-CK与读取命令同步选项WS_RD；以及与位CA6相对应的WCK-CK快速同步选项WS_FS。图6A的CAS命令的命令代码是与位CA0-CA3相对应的0011(图6A中的LLHH)。
由存储器执行WCK-CK同步，以确定CK/CKF信号与WCK/WCKF信号之间以及WCK/WCKF信号与基于WCK/WCKF信号(例如，多相IWCKn信号)产生的内部时钟信号之间的关系。确定CK/CKF、WCK/WCKF和内部时钟信号的关系对于存储器的正确操作可能是必要的。可以通过提供与位CA相对应的值1来启用WCK-CK同步选项。WCK-CK与写入命令同步选项WS_WR可以与用于执行写入操作的WRITE(写入)命令一起使用，并且当CAS命令的前七个位中的CA4位为1(例如，WS_WR＝1)时被启用。WCK-CK与读取命令同步选项WS_RD可以与用于执行读取操作的READ(读取)命令一起使用，并且当CAS命令的前七个位中的CA5位为1(例如，WS_RD＝1)时被启用。
WCK-CK快速同步选项WS_FS可以与存取命令(例如，READ命令、WRITE命令等)一起使用，并且当CAS命令的前七个位中的CA6位为1(例如，WS_FS＝1)时被启用。WCK-CK快速同步选项对于列间存取操作可能是期望的，所述列间存取操作涉及对存储器的多个列进行存取。当启用WCK-CK快速同步选项时，WCK-CK同步操作可以以相对于由存储器接收到CAS命令的时间灵活的定时执行。
由存储器在CK信号的下降沿F1处接收的CAS命令的后七个位CA0-CA6例如在图6A中包含用于CAS命令的前七个位的WCK-CK同步选项的特征的各种操作码。另外，当WCK-CK快速同步选项被启用时(例如，WS_FS＝1)，与WCK-CK同步选项未被启用时(例如，WS_FS＝0)相比，对CAS命令的后七个位CA0-CA6的定义改变。
例如，参考图6A，当WS_FS＝0时，在CK信号的下降沿F1处接收的CAS命令的后七个位CA0-CA6包含：用于和WCK-CK与写入命令同步选项WS_WR相关的第一特征的对应于位CA0-CA3的四位操作码DC0-DC3；用于和WCK-CK与写入命令同步选项WS_WR相关的第二特征的对应于位CA4的一位操作码V；用于和WCK-CK与写入命令同步选项WS_WR相关的第三特征的对应于位CA5的一位操作码WRX；以及用于和WCK-CK与读取命令同步选项WS_RD相关的特征的对应于位CA6的一位操作码B3。
然而，当WS_FS＝1时，CAS命令的后七个位CA0-CA6包含：用于和WCK-CK与写入命令同步选项WS_WR相关的第一特征的对应于位CA0和CA1的两位操作码DC0和DC1；用于和WCK-CK快速同步选项WS_FS相关的特征的对应于位CA2-CA4的三位操作码WCKENL_OTF；用于和WCK-CK与写入命令同步选项WS_WR相关的第三特征的对应于位CA5的一位操作码WRX；以及用于和WCK-CK与读取命令同步选项WS_RD相关的特征的对应于位CA6的一位操作码B3。
如下文将更详细地描述的，WCKENL_OTF操作码可以用于为WCK-CK快速同步选项被启用的时间添加延迟。在本公开的一些实施例中，可以基于WCKENL_OTF操作码的值来选择要添加的延迟量。具有为WCK-CK快速同步操作添加不同的延迟量的能力为CAS命令和存取命令的定时提供了灵活性。对CAS命令以及执行WCK-CK快速同步的时间的定时可以用于改善存储器的性能，例如，降低存储器在操作期间的功耗。
虽然图6A的CAS命令包含具有用于WS_FS选项的操作码WCKENL_OTF的后七个位，但是在本公开的其它实施例中，CAS命令可以包含用于CAS命令的WS_WR、WS_RD、WS_FS选项中的一或多个选项的另外的或替代性操作码。例如，CAS命令的后七个位可以包含用于在被启用时为执行WS_WR和/或WS_RD选项的WCK-CK同步操作的时间添加延迟的操作码。另一个实例包含为WS_FS选项提供替代性操作码，并且又一个实例包含为WS_FS选项提供另外的操作码。对图6A的CAS命令的位的特定定义不旨在将本公开的范围限制到所描述的特定实例。
图6B是根据本公开的实施例的WCKENL_OTF操作码的图。在本公开的一些实施例中，图6B的WCKENL_OTF操作码可以与图6A的CAS命令一起使用。
相对于CAS命令，可以对可以执行WCK-CK同步的时间的定时添加不同的延迟量。可以通过提供具有对应于期望的延迟的值的WCKENL_OTF操作码来选择不同的延迟量。例如，在不对执行WCK-CK同步的时间添加另外的延迟的情况下，WCKENL_OTF＝000；在对执行WCK-CK同步的时间添加1tCK的延迟的情况下，WCKENL_OTF＝001；在对执行WCK-CK同步的时间添加2tCK的延迟的情况下，WCKENL_OTF＝010；在对执行WCK-CK同步的时间添加3tCK的延迟的情况下，WCKENL_OTF＝011；在对执行WCK-CK同步的时间添加4tCK的延迟的情况下，WCKENL_OTF＝100；在对执行WCK-CK同步的时间添加6tCK的延迟的情况下，WCKENL_OTF＝101；在对执行WCK-CK同步的时间添加8tCK的延迟的情况下，WCKENL_OTF＝110；并且在对执行WCK-CK同步的时间添加11tCK的延迟的情况下，WCKENL_OTF＝111。
本公开的其它实施例可以具有更少或更多的可以选择的延迟量。与图6B的实例所示出的延迟量相比，本公开的其它实施例可以包含不同的延迟量。图6A的WCKENL_OTF操作码的特定数量和延迟量并不旨在将本公开的范围限制到所描述的特定实例。
图7A-7C、8、9和11是根据本公开的实施例的各种存取操作的实例。实施例展示了将定时命令(例如，CAS命令)与存取命令(例如，读取命令)一起使用。
图7A-7C是根据本公开的实施例的各种信号在存取操作期间的时序图。将参考包含控制器和存储器系统的系统的读取操作来描述图7A-7C。在本公开的一些实施例中，图1的系统100和图2的半导体装置200可以用于参考图7A-7C描述的操作。将参考图1的系统100和图2的半导体装置200来描述图7A-7C，但是本公开的范围不限于特定系统100或特定半导体装置200。另外地，在本公开的一些实施例中，CAS命令具有如参照图6A所描述的命令结构。将参考图6A的CAS命令结构来描述图7A-7C，然而，本公开的范围不限于图6A的特定命令结构。图7A-7C的读取操作的读取等待时间是17tCK(例如，CK信号的17个时钟周期)。
图7A(包含图7A-1和7A-2)是根据本公开的实施例的具有WCK-CK同步的读取操作的时序图。在时间Ta-1，由控制器10提供的选择信号CS是有效的以选择存储器(例如，图2的半导体装置200)。结果，存储器的命令/地址输入电路在时间Ta-1接收CK信号的上升时钟沿的CAS命令的前七个位，并且在CK信号的下一个下降时钟沿接收CAS命令的后七个位。
CAS命令的前七个位CA0-CA6包含CAS命令0011的命令代码，WCK-CK与读取命令同步选项(WS_RD)被启用，并且WCK-CK与写入命令同步选项(WS_WR)和WCK-CK快速同步选项(WS_FS)两者未被启用。对于CK信号在时间Ta-1的上升时钟沿，CAS命令的对应于WS_RD选项的位CA5是高的(WS_RD＝1)，以启用WCK-CK与读取命令同步选项。对于CK信号在时间Ta-1的上升时钟沿，CAS命令的对应于WS_WR选项的位CA4是低的(WS_WR＝0)，并且CAS命令的对应于WS_FS选项的位CA6是低的(WS_FS＝0)，以不启用WCK-CK与写入命令同步选项和WCK-CK快速同步选项两者。后七个位CA0-CA6(WS_FS＝0)(从前七个位开始)对应于DC0-DC3、V、WRX和B3。所选择的存储器还在时间Ta0接收CK信号的上升时钟沿的读取命令读取(READ)。
存储器的命令解码器对CAS和读取命令进行解码，并且相应地产生内部控制信号，以激活用于执行WCK-CK同步和读取操作的电路。例如，在时间Ta-1的CAS命令之后，WCK和WCKF信号的输入缓冲器在时间tWCKENL_RD(例如，7tCK)结束时被激活，以准备从控制器10接收WCK和WCKF信号。在时间tWCKENL_RD之后，WCK和WCKF信号在时间Ta6与Ta10之间的静态时间段tWCKPRE_静态(tWCKPRE_Static)(例如，4tCK)内保持静态。在时间Ta10，由控制器10提供的有效WCK和WCKF信号由存储器接收，并且存储器在时间Ta10-Ta17之间的tWCKPRE_切换_RD(tWCKPRE_Toggle_RD)(例如，7tCK)期间执行WCK-CK同步，以基于WCK和WCKF信号产生内部时钟信号，所述内部时钟信号可以用于提供RDQS信号(图7A中未示出)。RDQS信号与WCK和WCKF信号同步。
随着WCK-CK同步在时间Ta17时完成，内部时钟信号准备好用于定时操作，例如提供数据DQ。在时间Ta17(对应于在时间Ta0的读取命令之后的等待时间RL)，存储器在时间Ta17的时间段tWCK2DQO内向控制器10提供数据DQ。存储器还在时间Ta17之后向控制器10提供有效RDQS信号(未示出)，并且如前所述，控制器10可以使用所述信号来对数据DQ的接收进行定时。从存储器的与RDQS信号(以及WCK和WCKF信号)同步的输入/输出电路提供数据DQ，使得为RDQS信号的每个时钟沿提供数据DQ的位，直到完成数据突发(例如，16位数据突发)为止。虽然图7A示出了从存储器的一个数据端子提供的数据DQ，但是可以同时从存储器的与RDQS信号具有同一定时的其它数据端子提供数据。
图7B(包含图7B-1和7B-2)是根据本公开的实施例的具有快速WCK-CK同步的读取操作的时序图。在时间Ta-4，由控制器10提供的选择信号CS是有效的以选择存储器(例如，图2的半导体装置200)。结果，存储器的命令/地址输入电路在时间Ta-4接收CK信号的上升时钟沿的CAS命令的前七个位，并且在CK信号的下一个下降时钟沿接收CAS命令的后七个位。
CAS命令的前七个位CA0-CA6包含CAS命令0011的命令代码，WCK-CK快速同步选项(WS_FS)被启用，并且WCK-CK与写入命令同步选项(WS_WR)和WCK-CK与读取命令同步选项(WS_RD)两者未被启用。对于CK信号在时间Ta-4的上升时钟沿，CAS命令的对应于WS_FS选项的位CA6是高的(WS_FS＝1)，以启用WCK快速同步选项。对于CK信号在时间Ta-4的上升时钟沿，CAS命令的对应于WS_WR选项的位CA4是低的(WS_WR＝0)，并且CAS命令的对应于WS_WR选项的位CA5是低的(WS_RD＝0)，以不启用WCK-CK与写入命令同步选项和WCK-CK与写入命令同步选项两者。后七个位CA0-CA6(WS_FS＝1)(从前七个位开始)对应于DC0、DC1、WCKENL_OTF、WRX和B3。所选择的存储器还在时间Ta0接收CK信号的上升时钟沿的读取命令读取。
当启用WCK-CK快速同步模式(WS_FS＝1)时，相对于图7A所示的定时，可以更早地提供WCK和WCKF信号。在启用WCK-CK快速同步模式的情况下，更早地启用WCK和WCKF信号的输入缓冲器，以准备更早地从控制器10接收WCK和WCKF信号。与图7A所示的在未启用WCK-CK快速同步模式的情况下(WS_FS＝0)WCK和WCKF信号定时相比，当启用WCK-CK快速同步模式时，存储器准备好更早地从控制器10接收WCK和WCKF信号。例如，如图7B的实例所示，WCK和WCKF信号比图7A的实例提供信号早6tCK。控制器10可以启用WCK-CK快速同步模式，以便更早地提供WCK和WCKF信号，以允许存储器基于WCK和WCKF信号开始产生内部信号。
存储器的命令解码器对CAS和读取命令进行解码，并且产生内部控制信号，以激活用于执行WCK-CK快速同步和读取操作的电路。例如，在时间Ta-4的CAS命令之后，WCK和WCKF信号的输入缓冲器在时间tWCKENL_FS(例如，4tCK)结束时被激活，以准备从控制器10接收WCK和WCKF信号。在时间tWCKENL_FS之后，WCK和WCKF信号在时间Ta0与Ta4之间的静态时间段tWCKPRE_静态(例如，4tCK)内保持静态。在时间Ta4，由控制器10提供的有效WCK和WCKF信号由存储器接收，并且存储器在时间Ta4-Ta11之间的tWCKPRE_切换_RD(例如，7tCK)期间执行WCK-CK同步，以基于WCK和WCKF信号产生内部时钟信号，所述内部时钟信号可以用于提供可以与WCK和WCKF信号同步的RDQS信号(图7B中未示出)。
随着WCK-CK同步在时间Ta11时完成，内部时钟信号准备好用于定时操作，如在时间Ta11之后提供数据。然而，如前所述，在本实例中假设等待时间RL为17tCK。在时间Ta11与Ta17之间，即，在WCK-CK快速同步完成时与在数据DQ将由存储器提供到控制器10时之间，WCK和WCKF信号以及基于WCK和WCKF信号产生的内部时钟信号继续切换，尽管此时任何存储器操作都不需要时钟信号。
在时间Ta17(对应于在时间Ta0的读取命令之后的等待时间RL)，存储器准备好提供数据DQ。存储器在时间Ta17的时间段tWCK2DQO内向控制器10提供数据DQ。存储器还在时间Ta17之后向控制器10提供有效RDQS信号(未示出)，并且如前所述，控制器10可以使用所述信号来对数据DQ的接收进行定时。从存储器的与RDQS信号(以及WCK和WCKF信号)同步的输入/输出电路提供数据DQ，使得为RDQS信号的每个时钟沿提供数据DQ的位，直到完成数据突发(例如，16位数据突发)为止。虽然图7B示出了从存储器的一个数据端子提供的数据DQ，但是可以同时从存储器的与RDQS信号具有同一定时的其它数据端子提供数据。
如前所述，在WCK-CK同步完成的时间Ta11与在存储器将提供数据DQ的时间Ta17之间的时间期间，WCK和WCKF信号继续切换，尽管存储器操作不需要WCK和WCKF信号。然而，在切换的6tCK(以及WCK和WCKF信号的24tWCK)期间，接收WCK和WCKF信号并且从WCK和WCKF信号产生并提供内部时钟信号的存储器电路消耗功率。在低功率系统中，当不必要地提供WCK和WCKF信号时，在此期间的功耗可能是不期望的。
图7C(包含图7C-1和7C-2)是根据本公开的实施例的具有快速WCK-CK同步的读取操作的时序图。图7C的时序图类似于图7B的时序图。然而，与图7B相比，在图7C中对执行WCK-CK同步的时间添加延迟。添加的延迟可以减少不必要的时钟切换时间，并且因此，与未添加延迟(例如，图7B所示的时序)相比，可以减少功耗。在时间Ta-4，由控制器10提供的选择信号CS是有效的以选择存储器(例如，图2的半导体装置200)。结果，存储器的命令/地址输入电路在时间Ta-4接收CK信号的上升时钟沿的CAS命令的前七个位，并且在CK信号的下一个下降时钟沿接收CAS命令的后七个位。
CAS命令的前七个位CA0-CA6包含CAS命令0011的命令代码，WCK快速同步选项(WS_FS)被启用，并且WCK-CK与写入命令同步选项(WS_WR)和WCK-CK与读取命令同步选项(WS_RD)两者未被启用。对于CK信号在时间Ta-4的上升时钟沿，CAS命令的对应于WS_FS选项的位CA6是高的(WS_FS＝1)，以启用WCK快速同步选项。对于CK信号在时间Ta-4的上升时钟沿，CAS命令的对应于WS_WR选项的位CA4是低的(WS_WR＝0)，并且CAS命令的对应于WS_WR选项的位CA5是低的(WS_RD＝0)，以不启用WCK-CK与写入命令同步选项和WCK-CK与写入命令同步选项两者。后七个位CA0-CA6(WS_FS＝1)(从前七个位开始)对应于DC0、DC1、WCKENL_OTF、WRX和B3。所选择的存储器还在时间Ta0接收CK信号的上升时钟沿的读取命令读取。
与图7B的实例相比，图7C的实例中的WCKENL_OTF值用于对执行WCK-CK同步的时间添加延迟。例如，在本公开的WCKENL_OTF操作码如图6B所示定义的实施例中，WCKENL_OTF操作码的值为101，以向在将静态WCK和WCKF信号提供到存储器之前的时间tWCKENL_FS添加6tCK的延迟。如先前参考图7B的实例所描述的，tWCKENL_FS可以是4tCK。当启用WS_FS选项时，由WCKENL_OTF添加的另外的6tCK延迟了存储器预期的WCK和WCKF信号的时间。在图7C的实例中，在时间Ta6预期静态WCK和WCKF信号，而不是在时间Ta0预期的静态WCK和WCKF信号(如图7B的实例中的情况)，如下文将更详细地描述的。
存储器的命令解码器对CAS和读取命令进行解码，并且产生内部控制信号，以激活用于执行WCK-CK快速同步和读取操作的电路。在时间Ta-4的CAS命令之后，WCK和WCKF信号的输入缓冲器在时间tWCKENL_FS+WCKENL_OTF(例如，4tCK+6tCK)结束时被激活，以准备从控制器10接收WCK和WCKF信号。在时间tWCKENL_FS+WCKENL_OTF之后，WCK和WCKF信号在时间Ta6与Ta10之间的静态时间段tWCKPRE_静态(例如，4tCK)内保持静态。在时间Ta10，由控制器10提供的有效WCK和WCKF信号由存储器接收，并且存储器在时间Ta10-Ta17之间的tWCKPRE_切换_RD(例如，7tCK)期间执行WCK-CK同步，以基于WCK和WCKF信号产生内部时钟信号，所述内部时钟信号可以用于提供RDQS信号(图7C中未示出)。RDQS信号可以与WCK和WCKF信号同步。
随着WCK-CK同步在时间Ta17时完成，内部时钟信号准备好用于定时操作，例如提供数据DQ。在时间Ta17(对应于在时间Ta0的读取命令之后的等待时间RL)，存储器在时间Ta17的时间段tWCK2DQO内向控制器10提供数据DQ。存储器还在时间Ta17之后提供有效RDQS(未示出)信号，所述信号由存储器提供到控制器10，并且如前所述，可以用于对数据DQ的接收进行定时。从存储器的与RDQS信号(以及WCK和WKF信号)同步的输入/输出电路提供数据DQ，使得为RDQS信号的每个时钟沿提供数据DQ的位，直到完成数据突发(例如，16位数据突发)为止。虽然图7C示出了从存储器的一个数据端子提供的数据DQ，但是数据可以同时从存储器的与RDQS信号具有同一定时的其它数据端子提供。
与图7B的实例相比，图7C的实例不包含比使用WCK-CK快速同步执行存储器操作所需时间更早地切换的WCK和WCKF信号。如先前参考图7B所描述的，WCK-CK同步在时间Ta11时完成，并且WCK和WCKF信号继续在时间Ta11与Ta17之间切换，尽管在此期间不需要WCK和WCKF信号来提供数据DQ。参考图7C，对执行WCK-CK同步的时间添加延迟减少了(并且可能消除)WCK和WCKF信号切换期间的时间，但是对于存储器操作不是所需的。与不对WCK-CK同步添加任何延迟的操作(例如，图7B的实例)相比，通过将WCKENL_OTF操作码用于WS_FS选项而添加的延迟在降低存储器功耗方面可能是有用的。
虽然图7A-7C的实施例是在读取操作的上下文中描述的，但是应当理解，在不脱离本公开的范围的情况下，可以在写入操作的上下文中使用定时命令。例如，CAS命令可以用于写入操作。存储器从控制器接收写入命令并且从控制器接收要存储的数据，而不是从控制器接收读取命令并向控制器提供数据。
图8和9是根据本公开的实施例的各种信号在列间存取操作期间的时序图。将参考包含控制器和存储器系统的系统的列间写入操作来描述图8和9。在本公开的一些实施例中，图1的系统100和图2的半导体装置200可以用于参考图8和9所描述的操作。将参考图1的系统100和图2的半导体装置200来描述图8和9，但是本公开的范围不限于特定系统100或特定半导体装置200。另外地，在本公开的一些实施例中，CAS命令具有如参照图6A所描述的命令结构。将参考图6A的CAS命令结构来描述图8和9，然而，本公开的范围不限于图6A的特定命令结构。图8和9的写入操作的写入等待时间WL是16tCK(例如，CK信号的16个时钟周期)。
图8(包含图8-1和8-2)是根据本公开的实施例的具有WCK-CK同步的列间写入操作的时序图。在时间Ta-3，由控制器10提供的选择信号CS0和CS1是有效的以选择装置0(列0)和装置1(列1)。结果，装置0和装置1的命令/地址输入电路在时间Ta-3接收CK信号的上升时钟沿的CAS命令的前七个位，并且在CK信号的下一个下降时钟沿接收CAS命令的后七个位。
CAS命令的前七个位CA0-CA6包含CAS命令0011的命令代码，WCK-CK快速同步选项(WS_FS)被启用，并且WCK-CK与写入命令同步选项(WS_WR)和WCK-CK与读取命令同步选项(WS_RD)两者未被启用。对于CK信号在时间Ta-3的上升时钟沿，CAS命令的对应于WS_FS选项的位CA6是高的(WS_FS＝1)，以启用WCK快速同步选项。对于CK信号在时间Ta-3的上升时钟沿，CAS命令的对应于WS_WR选项的位CA4是低的(WS_WR＝0)，并且CAS命令的对应于WS_WR选项的位CA5是低的(WS_RD＝0)，以不启用WCK-CK与写入命令同步选项和WCK-CK与写入命令同步选项两者。后七个位CA0-CA6(WS_FS＝1)(从前七个位开始)对应于DC0、DC1、WCKENL_OTF、WRX和B3。
如前所述，与WCK-CK快速同步模式未启用时相比，当WCK-CK快速同步模式启用时，可以更早地提供WCK和WCKF信号。在启用WCK-CK快速同步模式的情况下，在CAS命令之后启用装置0和装置1的WCK和WCKF信号的输入缓冲器，以准备从控制器10接收WCK和WCKF信号。如图8所示，在时间Ta-3与Ta-1之间的时间WCKENL_FS(例如，2tCK)结束时启用(如图8中通过在时间WCKENL_FS结束时，列0的WCK IB启用和列1的WCK IB启用变为有效所表示的)装置0和装置1的WCK和WCKF输入缓冲器。
在启用装置0和装置1的WCK和WCKF信号的输入缓冲器之后，控制器10在时间Ta-1提供静态WCK和WCKF信号。WCK和WCKF信号在时间Ta-1与Ta3之间的静态时间段tWCKPRE_静态内保持静态(分别在低时钟电平和高时钟电平下)。在时间Ta3，由控制器10提供的有效WCK和WCKF信号由装置0和装置1接收。装置0和装置1两者在时间Ta3与Ta5之间的tWCKPRE_切换_WR期间执行CK-CK同步，以基于WCK和WCKF信号产生内部时钟信号，所述信号可以用于在写入操作期间对数据的接收进行定时。
返回时间Ta0，选择信号CS0是有效的以选择装置0，使得在时间Ta0提供的写入命令写入(WRITE)被装置0接收用于CK信号的上升时钟沿。在写入等待时间为16tCK的情况下，在时间Ta0的写入命令的数据将在时间Ta16之后提供到装置0。选择信号CS1在时间Ta3是有效的以选择装置1，使得在时间Ta3提供的写入命令写入在时间Ta3由装置1接收用于CK信号的上升时钟沿。在写入等待时间为16tCK的情况下，时间Ta3的写入命令的数据将由装置1在时间Ta19之后提供。
随着WCK-CK同步在时间Ta5时完成，内部时钟信号准备好用于定时操作，如在时间Ta5之后接收数据。然而，如前所述，在本实例中假设等待时间WL为16tCK。在时间Ta5与Ta16之间，即，在WCK-CK快速同步完成时与在数据DQ将由存储器接收时之间，WCK和WCKF信号以及基于WCK和WCKF信号产生的内部时钟信号继续切换，尽管此时任何存储器操作都不需要时钟信号。
在时间Ta16之后，装置0在时间Ta16的时间tWCK2DQI0内从控制器10接收数据DQ，以用于在时间Ta0(针对列0)的写入命令。在时间Ta19之后，装置1在时间Ta19的时间tWCK2DQI1内从控制器10接收数据DQ，以用于在时间Ta3(针对列1)的写入命令。提供到装置0和装置1的数据DQ与WCK和WCKF信号同步，使得接收到针对WCK和WCKF信号的每个时钟沿的数据DQ的位，直到数据突发完成(例如，图8示出了16位数据突发)为止。虽然图8示出了提供到装置0和装置1的一个数据端子的数据DQ，但是数据还可以同时提供到装置0和装置1的具有同一相对定时的其它数据端子。
在完成了接收数据DQ之后，禁用用于装置0和装置1的WCK和WCKF信号的输入缓冲器。例如，在接收到列0的数据DQ的最后一位之后，列0的WCK IB启用信号变为无效(无效低逻辑电平)，指示装置0的WCK和WCKF信号的输入缓冲器处于禁用状态。类似地，在接收到列1的数据DQ的最后一位之后，列1的WCK IB启用信号变为无效(无效低逻辑电平)，指示装置1的WCK和WCKF信号的输入缓冲器处于禁用状态。
如前所述，在WCK-CK同步完成的时间Ta5与在将数据DQ提供到装置0的时间Ta16之间的时间期间，WCK和WCKF信号继续切换，尽管存储器操作不需要WCK和WCKF信号。然而，在切换的11tCK(以及WCK和WCKF信号的44tWCK)期间，接收WCK和WCKF信号并且从WCK和WCKF信号产生并提供内部时钟信号的装置1和装置0的存储器电路消耗功率。在低功率系统中，当不必要地提供WCK和WCKF信号时，在此期间的功耗可能是不期望的。
图9(包含图9-1和9-2)是根据本公开的实施例的具有WCK-CK同步的列间写入操作的时序图。图9的时序图类似于图8的时序图。然而，与图8相比，在图9中对执行WCK-CK同步的时间添加延迟。添加的延迟可以减少不必要的时钟切换时间，并且因此，与未添加延迟(例如，图8所示的定时)相比，可以减少功耗。在时间Ta-3，由控制器10提供的选择信号CS0和CS1是有效的以选择装置0(列0)和装置1(列1)。结果，装置0和装置1的命令/地址输入电路在时间Ta-3接收CK信号的上升时钟沿的CAS命令的前七个位，并且在CK信号的下一个下降时钟沿接收CAS命令的后七个位。
CAS命令的前七个位CA0-CA6包含CAS命令0011的命令代码，WCK快速同步选项(WS_FS)被启用，并且WCK-CK与写入命令同步选项(WS_WR)和WCK-CK与读取命令同步选项(WS_RD)两者未被启用。对于CK信号在时间Ta-3的上升时钟沿，CAS命令的对应于WS_FS选项的位CA6是高的(WS_FS＝1)，以启用WCK快速同步选项。对于CK信号在时间Ta-3的上升时钟沿，CAS命令的对应于WS_WR选项的位CA4是低的(WS_WR＝0)，并且CAS命令的对应于WS_WR选项的位CA5是低的(WS_RD＝0)，以不启用WCK-CK与写入命令同步选项和WCK-CK与写入命令同步选项两者。后七个位CA0-CA6(WS_FS＝1)(从前七个位开始)对应于DC0、DC1、WCKENL_OTF、WRX和B3。
与图8的实例相比，图9的实例中的WCKENL_OTF值在进行WCK-CK同步时用于添加延迟。例如，在本公开的WCKENL_OTF操作码如图6B所示定义的实施例中，WCKENL_OTF操作码的值为111，以向在将静态WCK和WCKF信号提供到存储器之前的时间tWCKENL_FS添加11tCK的延迟。如先前参考图8的实例所描述的，tWCKENL_FS可以是2tCK。当WS_FS选项被启用时，由WCKENL_OTF添加的另外的11tCK延迟在由存储器预期WCK和WCKF信号时的时间。在图9的实例中，在时间Ta10预期静态WCK和WCKF信号，而不是在时间Ta-1预期的静态WCK和WCKF信号(如图8的实例中的情况)，如下文将更详细地描述的。
在时间Ta0，选择信号CS0是有效的以选择装置0，使得在时间Ta0提供的写入命令写入由装置0接收用于CK信号的上升时钟沿。在写入等待时间为16tCK的情况下，在时间Ta0的写入命令的数据将在时间Ta16之后提供到装置0。选择信号CS1在时间Ta3是有效的以选择装置1，使得在时间Ta3提供的写入命令写入在时间Ta3由装置1接收用于CK信号的上升时钟沿。在写入等待时间为16tCK的情况下，时间Ta3的写入命令的数据将由装置1在时间Ta19之后提供。
将启用装置0和装置1的WCK和WCKF信号的输入缓冲器，以准备从控制器10接收WCK和WCKF信号。然而，在使用WCKENL_OTF添加11tCK的延迟的情况下，在时间Ta10时启用装置0和装置1的WCK和WCKF信号的输入缓冲器，所述时间在时间Ta-3 CAS命令之后为13tCK(WCKENL_FS的时间为2tCK，而根据WCKENL_OTF添加的延迟为11tCK)。如图9所示，在时间Ta10之前，列0的WCK IB启用和列1的WCK IB启用是有效的。与图8的未使用WCKENL_OTF添加延迟的实例(例如，图8的实例)相比，可以随后启用装置0和装置1的WCK和WCKF输入缓冲器。
在启用装置0和装置1的WCK和WCKF信号的输入缓冲器之后，控制器10在时间Ta4提供WCK和WCKF信号。WCK和WCKF信号在时间Ta10与Ta14之间的静态时间段tWCKPRE_静态内保持静态(在低时钟电平和高时钟电平下)。在时间Ta10，由控制器10提供的有效WCK和WCKF信号由装置0和装置1接收。装置0和装置1两者在时间Ta14与Ta16之间的tWCKPRE_切换_WR期间进行CK-CK同步，以基于WCK和WCKF信号产生内部时钟信号，所述内部时钟信号可以用于在写入操作期间对数据的接收进行定时。
在时间Ta16之后，装置0在时间Ta16的时间tWCK2DQI0内从控制器10接收数据DQ，以用于在时间Ta0(针对列0)的写入命令。在时间Ta19之后，装置1在时间Ta19的时间tWCK2DQI1内从控制器10接收数据DQ，以用于在时间Ta3(针对列1)的写入命令。提供到装置0和装置1的数据DQ与WCK和WCKF信号同步，使得接收到针对WCK和WCKF信号的每个时钟沿的数据DQ的位，直到数据突发完成(例如，图9示出了16位数据突发)为止。虽然图9示出了提供到装置0和装置1的一个数据端子的数据DQ，但是数据还可以同时提供到装置0和装置1的具有同一相对定时的其它数据端子。
在完成了接收数据DQ之后，禁用用于装置0和装置1的WCK和WCKF信号的输入缓冲器。例如，在接收到列0的数据DQ的最后一位之后，列0的WCK IB启用信号变为无效(无效低逻辑电平)，指示装置0的WCK和WCKF信号的输入缓冲器处于禁用状态。类似地，在接收到列1的数据DQ的最后一位之后，列1的WCK IB启用信号变为无效(无效低逻辑电平)，指示装置1的WCK和WCKF信号的输入缓冲器处于禁用状态。
与图8的实例相比，图9的实例不包含比使用WCK-CK快速同步执行存储器操作所需时间更早地切换的WCK和WCKF信号。如先前参考图8所描述的，WCK-CK同步在时间Ta5时完成，并且WCK和WCKF信号继续在时间Ta5与Ta16之间切换，尽管在此期间不需要WCK和WCKF信号来接收数据DQ。参考图9，对执行WCK-CK同步的时间添加延迟减少了(并且可能消除)WCK和WCKF信号切换期间的时间，但是对于存储器操作不是所需的。与不对WCK-CK同步的起始添加任何延迟的操作(例如，图8的实例)相比，通过使用WCKENL_OTF操作码添加的延迟在降低存储器功耗方面可能是有用的。
如前文所述，在完成存取操作之后，禁用装置0和装置1的WCK和WCKF信号的输入缓冲器。当WCK和WCKF输入缓冲器被禁用时，将需要在可以执行随后的存取操作之前再次执行WCK-CK同步。再次执行WCK-CK同步将添加存取操作时间，并增加整体存取时间，这可能是不期望的。
图10A是根据本公开的实施例的定时命令的命令结构1000的图。图6A的定时命令是CAS命令。定时命令结构1000与参考图6A所描述的CAS命令的命令结构类似。然而，当在CAS命令(例如，WS_FS＝1)的前七个位启用WCK-CK快速同步选项时，CAS命令的后七个位CA0-CA6包含与第二个特征的位CA0和CA1相对应的两位操作码WCKon_OTF，所述第二特征与WCK-CK快速同步选项WS-FS相关。如下文将更详细地描述的，WCKon_OTF操作码可以用于延长WCK和WCKF输入缓冲器在存取操作之后保持启用的时间。在本公开的一些实施例中，时间可以基于WCKon_OTF操作码的值被延长。在本公开的一些实施例中，WCKon_OTF操作码可以用于延迟WCK和WCKF输入缓冲器在存取操作之后被禁用的时间。时间可以基于WCKon_OTF操作码的值被延迟。具有将WCK和WCKF输入缓冲器被启用的时间延长(和/或延迟WCK和WCKF输入缓冲器被禁用的时间)不同量的能力为CAS命令和存取命令的定时提供灵活性。延长WCK和WCKF输入缓冲器被启用的时间可以用于改善存储器的性能，例如避免重新同步WCK-CK信号以改善带宽以及在操作期间降低存储器的功耗。
图10A的命令结构的实施例示出了所包含的WCKon_OTF操作码与WCKENL_OTF操作码。在本公开的一些实施例中，命令结构包含没有WCKENL_OTF操作码的WCKon_OTF操作码。也就是说，本公开的这些实施例的命令结构提供了延长WCK和WCKF输入缓冲器被启用的时间(和/或延迟WCK和WCKF输入缓冲器被禁用时的时间)的能力，但不具有向WCK-CK快速同步选项被启用时添加延迟的能力。因此，本公开的实施例不限于包含WCKENL_OTF和WCKon_OTF操作码两者的命令结构。例如，本公开的实施例包含命令结构，所述命令结构包含一个操作码或另一个操作码。
图10B是根据本公开的实施例的WCKon_OTF操作码的图。在本公开的一些实施例中，图10B的WCKon_OTF操作码可以与图10A的CAS命令一起使用。
在WCK-CK快速同步选项被启用时保持启用的WCK和WCKF输入缓冲器的不同时间量可以基于CAS命令之后的多个存取命令(例如，读取(RD)或写入(WR)命令)测量。可以通过提供WCKon_OTF操作码选择不同的时间量，所述操作码具有与存取命令的期望数量相对应的值。例如，如果WCK和WCKF输入缓冲器对一个存取命令保持启用，则WCKon_OTF＝00；如果WCK和WCKF输入缓冲器对两个存取命令保持启用，则WCKon_OTF＝01；如果WCK和WCKF输入缓冲器对四个存取命令保持启用，则WCKon_OTF＝10；如果WCK和WCKF输入缓冲器对八个存取命令保持启用，则WCKon_OTF＝11。
本公开的其它实施例可以具有更少或更多数量的可以被选择的存取命令。与图10B的实例所示出的存取命令相比，本公开的其它实施例可以包含不同数量的存取命令。图10A的WCKon_OTF操作码的特定数量的存取命令不旨在将本公开描述的范围限制到所描述的特定实例。
图10C是根据本公开的实施例的WCKon_OTF操作码的图。在本公开的一些实施例中，图10C的WCKon_OTF操作码可以与图10A的CAS命令一起使用。
在WCK-CK快速同步选项被启用时保持启用的WCK和WCKF输入缓冲器的不同时间量可以基于在完成存取操作之后保持启用的CK和CKF信号以及WCK和WCKF输入缓冲器的另外的时钟周期的数量测量。可以通过提供WCKon_OTF操作码选择不同的时间量，所述操作码具有与时钟周期的期望数量相对应的值。例如，在完成存取操作之后，如果WCK和WCKF输入缓冲器对零个时钟周期保持启用，则WCKon_OTF＝00；在完成存取操作之后，如果WCK和WCKF输入缓冲器对四个时钟周期保持启用，则WCKon_OTF＝01；在完成存取操作之后，如果WCK和WCKF输入缓冲器对八个时钟周期保持启用，则WCKon_OTF＝10；并且在完成存取操作之后，如果WCK和WCKF输入缓冲器对十六个时钟周期保持启用，则WCKon_OTF＝11。
本公开的其它实施例可以具有更少或更多数量的可以被选择的时钟周期。与图10C的实例所示出的时钟周期相比，本公开的其它实施例可以包含不同数量的时钟周期。图10A的WCKon_OTF操作码的特定数量的时钟周期不旨在将本公开的范围限制到所描述的特定实例。
图11(包含图11-1和11-2)是根据本公开的实施例的在列间存取操作期间的各种信号的时序图。将参照包含控制器和存储器系统的系统的列间写入操作来描述图11。在本公开的一些实施例中，图1的系统100和图2的半导体装置200可以用于参考图11所描述的操作。将参考图1的系统100和图2的半导体装置200描述图11，但是本公开的范围不限于特定系统100或特定半导体装置200。此外，在本公开的一些实施例中，CAS命令具有如参考图10A所描述的命令结构。将参考图10A的CAS命令结构来描述图11，然而，本公开的范围不限于图10A的特定命令结构。图11的写入操作的写入等待时间WL是16tCK(例如，CK信号的16个时钟周期)。
图11的实例类似于图9的实例。然而，与图9的实例相比，在图11的实例中，在时间Ta-3提供的CAS命令包含WCKon_OTF选项，以延长WCK和WCKF输入缓冲器在存取操作之后保持启用的时间。例如，在本公开的实施例中，使用图10A的CAS命令的命令结构1000，CK信号的下降沿处的后七个位的位CA0和CA1在WS_FS选项被启用时可以包含与延长的时间相对应的例如如图10B或10C中所示的值，如下文将更详细描述的。另外，图11的实例包含在时间Ta6提供到装置0(列0)的第二条写入命令，其中第二条写入命令的数据DQ在Ta22的tWCK2DQI0内提供到装置0。由于延长了WCK和WCKF输入缓冲器被启用的时间，因此在时间Ta0完成装置0的写入命令并在时间Ta3完成装置1的写入命令的相应写入操作之后，图11的实例中装置0和装置1的WCK和WCKF输入缓冲器不被禁用(如图11所示，列0和列1的WCK IB启用信号在相应写入操作之后保持有效)。为了简洁起见，将不再参考图11重复图9的实例的先前描述。然而，下文将更详细地描述图9和11的实例之间的差异。
在时间Ta-3接收到的CAS命令的前七个位CA0-CA6包含CAS命令0011的命令代码，WCK快速同步选项(WS_FS)被启用，并且WCK-CK与写入命令同步选项(WS_WR)和WCK-CK与读取命令同步选项(WS_RD)两者未被启用。对于CK信号在时间Ta-3的上升时钟沿，CAS命令的对应于WS_FS选项的位CA6是高的(WS_FS＝1)，以启用WCK快速同步选项。对于CK信号在时间Ta-3的上升时钟沿，CAS命令的对应于WS_WR选项的位CA4是低的(WS_WR＝0)，并且CAS命令的对应于WS_WR选项的位CA5是低的(WS_RD＝0)，以不启用WCK-CK与写入命令同步选项和WCK-CK与写入命令同步选项两者。后七个位CA0-CA6(WS_FS＝1)(从前七个位开始)对应于WCKon_OTF、WCKENL_OTF、WRX和B3。
与图9的实例相比，在完成存取操作之后，图11的实例中的WCKon_OTF值用于延长装置0和装置1的WCK和WCKF输入缓冲器的启用。例如，在WCKon_OTF值由图10B中所示的选择限定的实施例中，WCKon_OTF值可以为01，所述值对应于延长两个读取或写入命令的WCK和WCKF输入缓冲器启用时间。在WCKon_OTF值由图10C中所示的选择限定的实施例中，WCKon_OTF值可以为10，与在非延长的情况下相比，所述值对应于延长WCK和WCKF输入缓冲器启用时间要长8tCK。当考虑更多存取操作时，可以使用延长WCK和WCKF输入缓冲器启用时间甚至更长的其它WCKon_OTF值。
在时间Ta6，选择信号CS0再次是有效的以选择装置0，使得在时间Ta6提供的写入命令写入由装置0接收用于CK信号的上升时钟沿。在写入等待时间为16tCK的情况下，在时间Ta6的写入命令的数据将在时间Ta22之后提供到装置0。如前所述，由装置0和装置1在Ta14与Ta16之间进行WCK-CK同步。与图9的实例相比，在完成写入命令的从时间Ta0到装置0的写入操作之后，装置0的WCK和WCKF输入缓冲器不被禁用。因此，当时间Ta6的写入命令的数据提供到装置0时，不需要进行WCK-CK同步。
在时间Ta22之后，装置0在时间Ta22的时间tWCK2DQI0内从控制器10接收数据DQ，以用于时间Ta6(针对列0)的写入命令。提供到装置0的数据DQ与WCK和WCKF信号同步，当通过装置0和装置1在时间Ta14-Ta16之间更早同步时，所述信号具有相同的WCK-CK同步。
如图11的实例所示，WCK和WCKF输入缓冲器被启用的时间可以被延长，以避免重复随后的存取操作的WCK-CK同步。当WCK和WCKF输入缓冲器被启用时，保留WCK-CK同步。
虽然图8、9和11的实施例是在写入操作的上下文中描述的，但是应当理解，在不脱离本公开的范围的情况下，可以在读取操作的上下文中使用定时命令。例如，CAS命令可以用于读取操作。装置0和装置1从控制器接收读取命令并向控制器提供数据，而不是从控制器接收写入命令并从控制器接收数据。
所公开的定时命令(例如，CAS命令)为执行时钟信号同步选项和存取操作的定时提供灵活性，例如包含为存储器提供单列存取操作以及为多个存储器提供列间存取操作。由定时命令提供的灵活性可以适应不同定时场景，同时潜在地降低在那时接收和产生存取操作不必要的时钟信号的功耗。例如，与导致比相关联的存取操作所需的时间更早地接收WCK和WCKF信号并产生内部时钟信号的典型的快速WCK-CK同步操作不同，根据本公开的实施例的定时命令可以用于向在WCK和WCKF信号可以被接收时以及当快速WCK-CK同步操作可以被执行时添加延迟。因此，定时命令可以用于提供灵活的定时。
根据前述内容，应了解，尽管出于说明的目的已经描述了本公开的具体实施例，但是可以在不背离本公开的精神或范围的情况下作出各种修改。因此，本公开的范围不应受本公开的任何具体实施例的限制。

Claims (68)

1.一种存储器设备，其包括：
数据时钟路径，所述数据时钟路径包含输入缓冲器，所述输入缓冲器被配置成当被启用时接收数据时钟信号，并且所述数据时钟路径被配置成基于所述数据时钟信号提供多个内部时钟信号，所述数据时钟路径进一步包含时钟信号同步电路，所述时钟信号同步电路被配置成使所述多个内部时钟信号中的第一内部时钟信号与所述数据时钟信号同步；
命令输入电路，所述命令输入电路被配置成接收存取命令和与所述存取命令相关联的定时命令并且被进一步配置成响应于接收所述存取命令而提供内部存取命令、响应于接收所述定时命令中的第一定时命令而提供内部第一定时命令并且响应于接收所述定时命令中的第二定时命令而提供内部第二定时命令；以及
命令解码器，所述命令解码器耦接到所述命令输入电路并且被配置成对所述内部存取命令进行解码并提供内部存取控制信号以执行对应的存取操作，并且被进一步配置成对所述内部第一定时命令和所述内部第二定时命令进行解码并启用所述数据时钟路径的所述输入缓冲器并控制所述时钟信号同步电路以基于所述定时命令中包含的操作码使所述多个内部时钟信号中的所述第一内部时钟信号与所述数据时钟信号在某时同步。
2.根据权利要求1所述的存储器设备，其中所述多个内部时钟信号包括多相时钟信号，并且其中所述数据时钟路径进一步包含时钟分频器电路，所述时钟分频器电路被配置成基于所述数据时钟信号提供所述多相时钟信号。
3.根据权利要求1所述的存储器设备，其中所述命令解码器被进一步配置成基于所述定时命令中包含的所述操作码在某时激活所述输入缓冲器。
4.根据权利要求1所述的存储器设备，其中所述命令输入电路被配置成响应于时钟信号的第一时钟沿而接收定时命令的第一部分并且响应于所述时钟信号的第二时钟沿而接收所述定时命令的第二部分，其中当时钟信号同步选项被启用时，所述时钟信号同步选项包含在所述定时命令的所述第一部分中并且所述操作码包含在所述定时命令的所述第二部分中。
5.根据权利要求4所述的存储器设备，其中包含在所述定时命令的所述第二部分中的所述操作码对应于在所述时钟信号同步电路被控制以开始使所述多个内部时钟信号中的所述第一内部时钟信号与所述数据时钟信号同步之前延迟的所述时钟信号的另外时钟周期数。
6.根据权利要求5所述的存储器设备，其中所述时钟信号的所述另外时钟周期被添加到从接收到所述定时命令开始测量的时间。
7.根据权利要求4所述的存储器设备，其中所述时钟信号同步选项包括用于所述数据时钟信号和所述时钟信号的快速时钟信号同步选项。
8.一种存储器设备，其包括：
控制器，所述控制器被配置成耦接到命令总线和时钟总线并且被进一步配置成在所述命令总线上向存储器提供定时命令和存取命令，所述定时命令包含在时钟信号的第一时钟沿提供的第一部分和在所述时钟信号的第二时钟沿提供的第二部分，所述第一部分包含时钟信号同步选项字段以用于包含启用或禁用时钟信号同步选项的值，并且所述第二部分包含与所述时钟信号同步选项字段相关联的操作码字段以用于包含与所述时钟信号同步选项的时钟信号同步操作的延迟相对应的操作码值，其中所述控制器被进一步配置成根据与所述操作码值相对应的所述延迟按照所述定时命令在某时在所述时钟总线上向所述存储器提供数据时钟信号。
9.根据权利要求8所述的存储器设备，其中提供到所述存储器的所述数据时钟信号具有比所述时钟信号更高的频率。
10.根据权利要求8所述的存储器设备，其中所述定时命令包括CAS命令。
11.根据权利要求8所述的存储器设备，其中所述操作码值对应于所述时钟信号的以时钟周期计的延迟。
12.根据权利要求8所述的存储器设备，其中所述存取命令包括读取命令或写入命令。
13.根据权利要求8所述的存储器设备，其中所述时钟信号的所述第一时钟沿包括所述时钟信号的上升时钟沿，并且其中所述时钟信号的所述第二时钟沿包括所述时钟信号的下降时钟沿。
14.根据权利要求8所述的存储器设备，其中当所述时钟信号同步选项字段包含不启用所述时钟信号同步选项的值时，所述定时命令的所述第二部分具有第一操作码定义，并且其中当所述时钟信号同步选项字段包含启用所述时钟信号同步选项的值时，所述定时命令的所述第二部分具有第二操作码定义，所述第二操作码定义包含与所述时钟信号同步选项字段相关联的操作码字段。
15.一种存储器设备，其包括：
存储器，所述存储器被配置成耦接到命令总线和时钟总线并且被进一步配置成在所述命令总线上接收定时命令和存取命令，所述定时命令包含在时钟信号的第一时钟沿提供的第一部分和在所述时钟信号的第二时钟沿提供的第二部分，所述第一部分包含时钟信号同步选项字段以用于包含启用或禁用时钟信号同步选项的值，并且所述第二部分包含与所述时钟信号同步选项字段相关联的操作码字段以用于包含与所述时钟信号同步选项的时钟信号同步操作的延迟相对应的操作码值，
其中所述存储器包含耦接到所述时钟总线的数据时钟输入缓冲器，并且所述存储器被进一步配置成激活所述时钟输入缓冲器以根据与所述操作码值相对应的所述延迟按照所述定时命令在某时在所述时钟总线上接收数据时钟信号。
16.根据权利要求15所述的存储器设备，其中所述时钟信号同步选项包括数据时钟信号与时钟信号快速同步选项。
17.根据权利要求16所述的存储器设备，其中所述定时命令的所述第一部分进一步包含写入命令时钟信号同步选项字段和读取命令时钟信号同步选项字段。
18.根据权利要求15所述的存储器设备，其中所述定时命令的所述第二部分进一步包含与所述时钟信号同步选项字段相关联的第二操作码字段以用于包含与用于去激活所述时钟输入缓冲器的延迟相对应的操作码值。
19.根据权利要求18所述的存储器设备，其中所述第二操作码字段的所述操作码值对应于在去激活所述时钟输入缓冲器之前的存取命令数。
20.根据权利要求15所述的存储器设备，其中当所述时钟信号同步选项字段包含启用所述时钟信号同步选项的值时，所述定时命令的所述第二部分包含与所述时钟信号同步选项字段相关联的所述操作码字段以用于包含与所述时钟信号同步选项的时钟信号同步操作的延迟相对应的操作码值，并且其中当所述时钟信号同步选项字段包含不启用所述时钟信号同步选项的值时，所述第二部分不包含与所述时钟信号同步选项字段相关联的所述操作码字段。
21.一种用于操作存储器设备的方法，其包括：
向存储器提供定时命令，所述定时命令被配置成启用时钟信号同步选项并且当所述时钟信号同步选项被启用时根据所述定时命令设置所述存储器何时执行时钟信号同步操作的延迟；
向所述存储器提供存取命令，其中所述存取命令与所述定时命令相关联；以及
向所述存储器提供数据时钟信号，以基于通过所述定时命令设置的所述延迟在某时通过所述存储器进行同步，
其中所述定时命令包括第一部分和第二部分，且所述第二部分包含设置所述存储器何时执行时钟信号同步操作的所述延迟的操作码值的操作码字段。
22.根据权利要求21所述的方法，其进一步包括提供与所述定时命令相关联的第二存取命令，其中所述第二存取命令被引导到第二存储器。
23.根据权利要求22所述的方法，其进一步包括提供与所述定时命令相关联的第三存取命令，其中所述第三存取命令被引导到所述存储器。
24.根据权利要求21所述的方法，其中向所述存储器提供所述数据时钟信号包括第一次提供具有静态电平的所述数据时钟信号以及此后提供具有变化的时钟电平的所述数据时钟信号。
25.根据权利要求21所述的方法，其进一步包括提供用于对所述定时命令和所述存取命令的接收进行定时的时钟信号。
26.根据权利要求21所述的方法，其中所述第一部分包含启用所述时钟信号同步选项的值的时钟信号同步选项字段。
27.一种用于操作存储器设备的方法，其包括：
接收定时命令，所述定时命令被配置成启用时钟信号同步选项并且当所述时钟信号同步选项被启用时根据所述定时命令设置何时执行时钟信号同步操作的延迟；
接收与所述定时命令相关联的存取命令；以及
使数据时钟信号和内部时钟信号同步，所述内部时钟信号是基于通过包含在所述定时命令中的操作码值设置的所述延迟在某时由所述数据时钟信号产生的。
28.根据权利要求27所述的方法，其中所述定时命令被进一步配置成设置用于维持输入缓冲器处于激活的时间。
29.根据权利要求28所述的方法，其进一步包括：
激活输入缓冲器，所述输入缓冲器被配置成：接收所述数据时钟信号；
接收所述输入缓冲器处的所述数据时钟信号；
在完成所述存取命令的存取操作之后维持所述输入缓冲器处于激活。
30.根据权利要求27所述的方法，其中所述存取命令包括写入命令，并且所述方法进一步包括根据所述存取命令在由写入等待时间限定的时间接收与所述写入命令相关联的数据。
31.根据权利要求27所述的方法，其中所述存取命令包括读取命令，并且所述方法进一步包括根据所述存取命令在由读取等待时间限定的时间提供与所述读取命令相关联的数据。
32.根据权利要求31所述的方法，其进一步包括将时钟信号与所述数据一起提供，其中所述时钟信号基于所述数据时钟信号。
33.根据权利要求27所述的方法，其中同步所述数据时钟信号包括确定所述数据时钟信号与所述内部时钟信号之间的相位关系。
34.根据权利要求27所述的方法，其中所述时钟信号同步操作包括与所述数据时钟信号的快速时钟信号同步操作。
35.一种存储器设备，其包括：
数据时钟路径，所述数据时钟路径包含输入缓冲器，所述输入缓冲器被配置成当被启用时接收数据时钟信号，并且所述数据时钟路径被配置成基于所述数据时钟信号提供多个内部时钟信号，所述数据时钟路径进一步包含时钟信号同步电路，所述时钟信号同步电路被配置成使所述多个内部时钟信号中的第一内部时钟信号与所述数据时钟信号同步；
命令输入电路，所述命令输入电路被配置成接收存取命令和与所述存取命令相关联的定时命令并且被进一步配置成响应于接收所述存取命令而提供内部存取命令、响应于接收所述定时命令中的第一定时命令而提供内部第一定时命令并且响应于接收所述定时命令中的第二定时命令而提供内部第二定时命令；以及
命令解码器，所述命令解码器耦接到所述命令输入电路并且被配置成对所述内部存取命令进行解码并提供内部存取控制信号以执行对应的存取操作，所述命令解码器被配置成对所述内部第一定时命令和所述内部第二定时命令进行解码并且基于所述定时命令中包含的操作码启用所述数据时钟路径的所述输入缓冲器并延迟禁用所述输入缓冲器，并且被进一步配置成控制所述时钟信号同步电路以使所述多个内部时钟信号中的所述第一内部时钟信号与所述数据时钟信号同步。
36.根据权利要求35所述的存储器设备，其中所述多个内部时钟信号包括多相时钟信号，并且其中所述数据时钟路径进一步包含时钟分频器电路，所述时钟分频器电路被配置成基于所述数据时钟信号提供所述多相时钟信号。
37.根据权利要求35所述的存储器设备，其中所述命令解码器被进一步配置成基于所述定时命令中包含的第二操作码在某时使所述多个内部时钟信号中的所述第一内部时钟信号与所述数据时钟信号同步。
38.根据权利要求35所述的存储器设备，其中所述命令输入电路被配置成响应于时钟信号的第一时钟沿而接收定时命令的第一部分并且响应于所述时钟信号的第二时钟沿而接收所述定时命令的第二部分，其中当时钟信号同步选项被启用时，所述时钟信号同步选项包含在所述定时命令的所述第一部分中并且所述操作码包含在所述定时命令的所述第二部分中。
39.根据权利要求38所述的存储器设备，其中包含在所述定时命令的所述第二部分中的所述操作码对应于所述输入缓冲器因被禁用而被延迟的所述时钟信号的另外时钟周期。
40.根据权利要求39所述的存储器设备，其中所述时钟信号的所述另外时钟周期被添加到从存取操作完成开始测量的时间。
41.根据权利要求38所述的存储器设备，其中所述时钟信号同步选项包括用于所述数据时钟信号和所述时钟信号的快速时钟信号同步。
42.一种存储器设备，其包括：
控制器，所述控制器被配置成耦接到命令总线和时钟总线并且被进一步配置成在所述命令总线上向存储器提供定时命令和存取命令，所述定时命令包含在时钟信号的第一时钟沿提供的第一部分和在所述时钟信号的第二时钟沿提供的第二部分，所述第一部分包含时钟信号同步选项字段以用于启用或禁用时钟信号同步选项的值，并且所述第二部分包含与所述时钟信号同步选项字段相关联的操作码字段以用于包含与所述存储器的输入缓冲器保持启用的时间相对应的操作码值，
其中所述控制器被进一步配置成向响应于所述定时命令启用的所述输入缓冲器提供数据时钟信号。
43.根据权利要求42所述的存储器设备，其中提供到所述存储器的所述数据时钟信号具有比所述时钟信号更高的频率。
44.根据权利要求42所述的存储器设备，其中所述定时命令包括CAS命令。
45.根据权利要求42所述的存储器设备，其中所述操作码值对应于在所述定时命令之后的存取命令数。
46.根据权利要求42所述的存储器设备，其中所述存取命令包括读取命令或写入命令。
47.根据权利要求42所述的存储器设备，其中所述时钟信号的所述第一时钟沿包括所述时钟信号的上升时钟沿，并且其中所述时钟信号的所述第二时钟沿包括所述时钟信号的下降时钟沿。
48.根据权利要求42所述的存储器设备，其中当所述时钟信号同步选项字段包含不启用所述时钟信号同步选项的值时，所述定时命令的所述第二部分具有第一操作码定义，并且其中当所述时钟信号同步选项字段包含启用所述时钟信号同步选项的值时，所述定时命令的所述第二部分具有第二操作码定义，所述第二操作码定义包含与所述存储器的所述输入缓冲器保持启用的所述时间相关联的所述操作码字段。
49.一种存储器设备，其包括：
存储器，所述存储器被配置成耦接到命令总线和时钟总线并且被进一步配置成在所述命令总线上接收定时命令和存取命令，所述定时命令包含在时钟信号的第一时钟沿提供的第一部分和在所述时钟信号的第二时钟沿提供的第二部分，所述第一部分包含时钟信号同步选项字段以用于包含启用或禁用时钟信号同步选项的值，并且所述第二部分包含与所述时钟信号同步选项字段相关联的操作码字段以用于包含与耦接到所述时钟总线的所述存储器的时钟输入缓冲器在所述存取命令的存取操作之后保持启用的时间相对应的操作码值，
其中所述存储器被进一步配置成激活所述时钟输入缓冲器以根据所述定时命令在某时在所述时钟总线上接收数据时钟信号。
50.根据权利要求49所述的存储器设备，其中所述时钟信号同步选项包括数据时钟信号与时钟信号快速同步选项。
51.根据权利要求50所述的存储器设备，其中所述定时命令的所述第一部分进一步包含写入命令时钟信号同步选项字段和读取命令时钟信号同步选项字段。
52.根据权利要求49所述的存储器设备，其中所述定时命令的所述第二部分进一步包含与所述时钟信号同步选项字段相关联的第二操作码字段以用于包含与所述时钟信号同步选项的时钟信号同步操作的延迟相对应的操作码值。
53.根据权利要求52所述的存储器设备，其中所述第二操作码字段的所述操作码值对应于在所述时钟信号同步操作开始之前根据所述定时命令的延迟的所述时钟信号的另外时钟周期数。
54.根据权利要求49所述的存储器设备，其中当所述时钟信号同步选项字段包含启用所述时钟信号同步选项的值时，所述定时命令的所述第二部分包含与所述时钟信号同步选项字段相关联的所述操作码字段以用于包含与所述存储器的所述时钟输入缓冲器在所述存取命令的存取操作之后保持启用的时间相对应的操作码值，并且其中当所述时钟信号同步选项字段包含不启用所述时钟信号同步选项的值时，所述第二部分不包含与所述时钟信号同步选项字段相关联的所述操作码字段。
55.一种用于操作存储器设备的方法，其包括：
向存储器提供定时命令，所述定时命令被配置成启用时钟信号同步选项并且当所述时钟信号同步选项被启用时设置在与所述定时命令相关联的存取命令之后何时禁用所述存储器的输入缓冲器的延迟；
向所述存储器提供所述存取命令；以及
向所述存储器的所述输入缓冲器提供数据时钟信号，以通过所述存储器进行同步，
其中所述定时命令包括第一部分和第二部分，且所述第二部分包含设置在所述存取命令之后何时禁用所述存储器的所述输入缓冲器的所述延迟的操作码值的操作码字段。
56.根据权利要求55所述的方法，其进一步包括提供与所述定时命令相关联的第二存取命令，其中所述第二存取命令被引导到第二存储器。
57.根据权利要求56所述的方法，其进一步包括提供与所述定时命令相关联的第三存取命令，其中所述第三存取命令被引导到所述存储器。
58.根据权利要求55所述的方法，其中向所述存储器提供所述数据时钟信号包括第一次提供具有静态电平的所述数据时钟信号以及此后提供具有变化的时钟电平的所述数据时钟信号。
59.根据权利要求55所述的方法，其进一步包括提供用于对所述定时命令和所述存取命令的接收进行定时的时钟信号。
60.根据权利要求55所述的方法，其中所述第一部分包含启用所述时钟信号同步选项的值的时钟信号同步选项字段。
61.一种用于操作存储器设备的方法，其包括：
接收定时命令，所述定时命令被配置成启用时钟信号同步选项并且当所述时钟信号同步选项被启用时设置在与所述定时命令相关联的存取命令之后何时禁用输入缓冲器的延迟；
接收所述存取命令；
使数据时钟信号和由所述数据时钟信号产生的内部时钟信号同步；以及
基于通过包含在所述定时命令中的操作码值设置的所述延迟来延迟禁用所述输入缓冲器的时间。
62.根据权利要求61所述的方法，其中所述定时命令被进一步配置成根据所述定时命令设置所述数据时钟信号和所述内部时钟信号被同步的时间。
63.根据权利要求62所述的方法，其进一步包括：
启用所述输入缓冲器，以接收所述数据时钟信号；
接收所述输入缓冲器处的所述数据时钟信号；
根据设置的延迟在完成所述存取命令的存取操作之后延迟禁用所述输入缓冲器。
64.根据权利要求61所述的方法，其中所述存取命令包括写入命令，并且所述方法进一步包括根据所述存取命令在由写入等待时间限定的时间接收与所述写入命令相关联的数据。
65.根据权利要求61所述的方法，其中所述存取命令包括读取命令，并且所述方法进一步包括根据所述存取命令在由读取等待时间限定的时间提供与所述读取命令相关联的数据。
66.根据权利要求65所述的方法，其进一步包括将时钟信号与所述数据一起提供，其中所述时钟信号基于所述数据时钟信号。
67.根据权利要求61所述的方法，其中同步所述数据时钟信号包括确定所述数据时钟信号与所述内部时钟信号之间的相位关系。
68.根据权利要求61所述的方法，其中所述时钟信号同步操作包括与所述数据时钟信号的快速时钟信号同步操作。
CN201880085160.7A 2017-11-29 2018-07-27 包含用于半导体存储器的存储器命令的设备和方法 Active CN111566737B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311288334.9A CN117193664A (zh) 2017-11-29 2018-07-27 包含用于半导体存储器的存储器命令的设备和方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762592208P 2017-11-29 2017-11-29
US62/592,208 2017-11-29
PCT/US2018/044126 WO2019108271A1 (en) 2017-11-29 2018-07-27 Apparatuses and methods including memory commands for semiconductor memories

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202311288334.9A Division CN117193664A (zh) 2017-11-29 2018-07-27 包含用于半导体存储器的存储器命令的设备和方法

Publications (2)

Publication Number Publication Date
CN111566737A CN111566737A (zh) 2020-08-21
CN111566737B true CN111566737B (zh) 2023-10-20

Family

ID=66632408

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201880085160.7A Active CN111566737B (zh) 2017-11-29 2018-07-27 包含用于半导体存储器的存储器命令的设备和方法
CN202311288334.9A Pending CN117193664A (zh) 2017-11-29 2018-07-27 包含用于半导体存储器的存储器命令的设备和方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202311288334.9A Pending CN117193664A (zh) 2017-11-29 2018-07-27 包含用于半导体存储器的存储器命令的设备和方法

Country Status (5)

Country Link
US (7) US10915474B2 (zh)
EP (1) EP3718111A4 (zh)
KR (1) KR102435438B1 (zh)
CN (2) CN111566737B (zh)
WO (1) WO2019108271A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601182B2 (en) * 2015-05-08 2017-03-21 Micron Technology, Inc. Frequency synthesis for memory input-output operations
US10210918B2 (en) * 2017-02-28 2019-02-19 Micron Technology, Inc. Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US10269397B2 (en) 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
US10437514B2 (en) 2017-10-02 2019-10-08 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
US10915474B2 (en) 2017-11-29 2021-02-09 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
US11508422B2 (en) * 2019-08-02 2022-11-22 Micron Technology, Inc. Methods for memory power management and memory devices and systems employing the same
US11493949B2 (en) 2020-03-27 2022-11-08 Qualcomm Incorporated Clocking scheme to receive data
KR20220126833A (ko) * 2021-03-09 2022-09-19 삼성전자주식회사 데이터 클럭의 동기화를 연장하는 메모리 장치의 동작 방법, 및 메모리 장치를 포함하는 전자 장치의 동작 방법
TWI809541B (zh) * 2021-03-09 2023-07-21 南韓商三星電子股份有限公司 與記憶體控制器進行通訊的記憶體元件的操作方法、以及包括其之電子元件的操作方法
US11171654B1 (en) * 2021-05-13 2021-11-09 Qualcomm Incorporated Delay locked loop with segmented delay circuit
KR20220157609A (ko) 2021-05-21 2022-11-29 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US11727979B2 (en) * 2021-07-07 2023-08-15 Micron Technology, Inc. Methods of reducing clock domain crossing timing violations, and related devices and systems
US11914532B2 (en) * 2021-08-31 2024-02-27 Apple Inc. Memory device bandwidth optimization

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3717289B2 (ja) * 1997-10-20 2005-11-16 富士通株式会社 集積回路装置
JP2000067577A (ja) 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000076853A (ja) 1998-06-17 2000-03-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000030456A (ja) 1998-07-14 2000-01-28 Fujitsu Ltd メモリデバイス
US8165155B2 (en) * 2004-07-01 2012-04-24 Broadcom Corporation Method and system for a thin client and blade architecture
KR100396885B1 (ko) * 2000-09-05 2003-09-02 삼성전자주식회사 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈
GB2370667B (en) 2000-09-05 2003-02-12 Samsung Electronics Co Ltd Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same
JP4028694B2 (ja) * 2001-04-27 2007-12-26 松下電器産業株式会社 カメラ装置および当該カメラ装置を具備する電子装置
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
JP3866618B2 (ja) * 2002-06-13 2007-01-10 エルピーダメモリ株式会社 メモリシステム及びその制御方法
KR100510490B1 (ko) * 2002-08-29 2005-08-26 삼성전자주식회사 부분적으로 제어되는 지연 동기 루프를 구비하는 반도체메모리 장치
DE10255354B3 (de) 2002-11-27 2004-03-04 Infineon Technologies Ag A/D-Wandler mit minimiertem Umschaltfehler
US6865135B2 (en) * 2003-03-12 2005-03-08 Micron Technology, Inc. Multi-frequency synchronizing clock signal generator
US7370168B2 (en) 2003-04-25 2008-05-06 Renesas Technology Corp. Memory card conforming to a multiple operation standards
US6894551B2 (en) * 2003-09-05 2005-05-17 Micron Technology, Inc. Multiphase clock generators
TWI251837B (en) 2004-10-13 2006-03-21 Via Tech Inc Method and related apparatus for adjusting timing of memory signals
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
KR100884609B1 (ko) 2007-09-12 2009-02-19 주식회사 하이닉스반도체 메모리장치의 버퍼제어회로
KR100910852B1 (ko) * 2007-12-26 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 소자
KR101499176B1 (ko) * 2008-04-08 2015-03-06 삼성전자주식회사 클럭 신호의 위상 튜닝 방법 및 그 장치
KR100942950B1 (ko) 2008-09-02 2010-02-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR101594028B1 (ko) * 2009-01-13 2016-02-15 삼성전자주식회사 리드/라이트 명령 및 스캔 명령을 중재하는 중재 회로 및 이를 구비하는 디스플레이 구동회로
JP5687412B2 (ja) 2009-01-16 2015-03-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置
US8683164B2 (en) 2009-02-04 2014-03-25 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems
JP5653177B2 (ja) 2010-11-04 2015-01-14 ルネサスエレクトロニクス株式会社 メモリインターフェース回路及び半導体装置
JP5642524B2 (ja) * 2010-12-13 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
WO2012122381A2 (en) 2011-03-09 2012-09-13 Rambus Inc. Power-management for integrated circuits
KR101898176B1 (ko) * 2012-05-25 2018-09-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 버퍼 제어회로
WO2014085267A1 (en) 2012-11-30 2014-06-05 Intel Corporation Apparatus, method and system for providing termination for multiple chips of an integrated circuit package
US9520169B2 (en) * 2013-02-25 2016-12-13 Longitude Semiconductor S.A.R.L. Semiconductor device
KR102079630B1 (ko) 2013-03-13 2020-04-07 삼성전자주식회사 지연동기회로를 가지는 동기 반도체 메모리 장치 및 파워 세이빙을 위한 지연동기회로 블록 구동 제어 방법
US9024665B2 (en) 2013-03-13 2015-05-05 Intel Corporation Transmitter with voltage and current mode drivers
CN103888141B (zh) 2014-04-09 2017-10-27 华为技术有限公司 流水线逐次比较模数转换器的自校准方法和装置
US9384830B2 (en) * 2014-05-06 2016-07-05 Micron Technology, Inc. Apparatuses and methods for performing multiple memory operations
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
KR20160048512A (ko) 2014-10-24 2016-05-04 에스케이하이닉스 주식회사 타이밍 마진 자체 조정이 가능한 반도체 장치
JP6500910B2 (ja) * 2014-11-10 2019-04-17 ソニー株式会社 インターフェース回路、記憶装置、情報処理システム、および、インターフェース回路の制御方法
KR102272259B1 (ko) * 2015-07-01 2021-07-06 삼성전자주식회사 커맨드 연동 클럭 생성 스키마를 갖는 반도체 메모리 장치
US9865324B2 (en) 2015-10-19 2018-01-09 Micron Technology, Inc. Method and apparatus for decoding commands
KR102429907B1 (ko) * 2015-11-06 2022-08-05 삼성전자주식회사 소스 드라이버의 동작 방법, 디스플레이 구동 회로 및 디스플레이 구동 회로의 동작 방법
US9865317B2 (en) * 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US10269397B2 (en) * 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
US10437514B2 (en) 2017-10-02 2019-10-08 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
US10915474B2 (en) 2017-11-29 2021-02-09 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
KR20190068094A (ko) 2017-12-08 2019-06-18 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템

Also Published As

Publication number Publication date
US12019570B2 (en) 2024-06-25
US11550741B2 (en) 2023-01-10
US11347666B2 (en) 2022-05-31
EP3718111A1 (en) 2020-10-07
KR102435438B1 (ko) 2022-08-24
US20210232514A1 (en) 2021-07-29
US10467158B2 (en) 2019-11-05
EP3718111A4 (en) 2021-09-08
US20230214335A1 (en) 2023-07-06
US10789186B2 (en) 2020-09-29
US10915474B2 (en) 2021-02-09
KR20200083641A (ko) 2020-07-08
US20200050564A1 (en) 2020-02-13
US20190163653A1 (en) 2019-05-30
WO2019108271A1 (en) 2019-06-06
CN111566737A (zh) 2020-08-21
US20190163652A1 (en) 2019-05-30
US20210011868A1 (en) 2021-01-14
CN117193664A (zh) 2023-12-08
US20220334986A1 (en) 2022-10-20

Similar Documents

Publication Publication Date Title
CN111566737B (zh) 包含用于半导体存储器的存储器命令的设备和方法
KR102401526B1 (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
CN110366755B (zh) 在半导体存储器中提供内部存储器命令及控制信号的设备及方法
US7801696B2 (en) Semiconductor memory device with ability to adjust impedance of data output driver
US11262941B2 (en) Apparatuses and methods including memory commands for semiconductor memories
CN112820333B (zh) 用于半导体存储器中的时钟调平的设备及方法
CN111066084A (zh) 用于提供活动及非活动时钟信号的设备及方法
CN113129958A (zh) 用于宽时钟频率范围命令路径的设备和方法
CN108962305B (zh) 数据对齐电路和包括其的半导体器件
CN117133324A (zh) 布置读取数据以用于输出的设备及方法
CN117476071A (zh) 用于训练操作的设备及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant