KR101594028B1 - 리드/라이트 명령 및 스캔 명령을 중재하는 중재 회로 및 이를 구비하는 디스플레이 구동회로 - Google Patents

리드/라이트 명령 및 스캔 명령을 중재하는 중재 회로 및 이를 구비하는 디스플레이 구동회로 Download PDF

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Abstract

리드/라이트 명령 및 스캔 명령을 중재하는 중재 회로(Arbitration Circuit) 및 디스플레이 구동회로가 개시된다. 상기 중재 회로의 일예에 따르면, 스캔 명령과 관계된 제1 신호를 래치하여 출력하는 제1 래치회로 및 리드/라이트 명령과 관계된 제2 신호를 래치하여 출력하는 제2 래치회로를 포함하고, 메모리 동작과 관련된 레디(Ready) 신호에 응답하여 상기 제1 래치회로 및/또는 상기 제2 래치회로의 출력을 리셋하는 래치부 및 상기 제1 래치회로 및 상기 제2 래치회로의 출력을 수신하여, 스캔 동작을 활성화하기 위한 제1 내부 신호 및 리드/라이트 동작을 활성화하기 위한 제2 내부 신호를 발생하고 이를 유지하며, 상기 유지된 제1 내부 신호 및 제2 내부 신호 중 적어도 하나의 레벨을 상기 리셋 동작에 응답하여 변동함에 따라, 상기 제1 내부 신호 또는 제2 내부 신호를 선택적으로 활성화시키는 유지부를 구비하는 것을 특징으로 한다.

Description

리드/라이트 명령 및 스캔 명령을 중재하는 중재 회로 및 이를 구비하는 디스플레이 구동회로{Arbitration Circuit for Read/Write command and Scan command and Display Driver Integrated Circuit having the same}
본 발명은 중재 회로 및 디스플레이 구동회로에 관한 것으로서, 자세하게는 리드/라이트 명령 및 스캔 명령을 중재하는 중재 회로 및 디스플레이 구동회로에 관한 것이다.
일반적으로, 노트북 컴퓨터 및 모니터 등에 널리 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device)가 대표적이다. 상기 액정 표시 장치는 화상을 구현하는 패널을 구비하며, 상기 패널에는 복수 개의 픽셀을 구비한다. 상기 복수 개의 픽셀은, 게이트 선택 신호를 전달하는 다수의 스캔 라인들과, 색상 데이터 즉 계조 데이터를 전달하는 다수의 데이터 라인들이 교차하는 영역에 형성된다.
상기 액정 표시 장치 등의 디스플레이 장치를 구동하기 위한 디스플레이 구동 회로는, 상기 스캔 라인들을 구동하기 위한 스캔 구동부 및 상기 데이터 라인들을 구동하기 위한 소스 구동부 등이 하나의 칩에 집적되어 설계될 수 있다. 또한, 소형 퍼스널 컴퓨터, 휴대폰 등에 구비되는 소형 디스플레이 장치는 화상을 표현하기 위한 패널 모듈에 상기 패널을 구동하기 위한 구동회로가 실장될 수 있다.
일반적으로 상기 스캔 구동부 및 소스 구동부 등이 집적된 디스플레이 구동 회로는 그 내부에 프레임 데이터(frame data)를 저장하기 위한 메모리를 구비한다. 디스플레이 구동 회로는 외부의 마이크로 프로세서 유닛와 인터페이스하여 내부 메모리에 데이터를 라이트하거나 내부 메모리로부터 데이터를 리드하며, 또한 내부 메모리에 저장된 데이터를 스캐닝하여 패널로 전송하는 동작을 수행한다. 일반적으로 메모리의 리드/라이트 동작시 데이터 이동경로로서의 비트라인과 스캔 동작시 비트라인이 서로 공유되기 때문에, 리드/라이트 명령과 스캔 명령이 동시에 제공되는 경우에는 비트라인에서 데이터의 충돌이 발생하기 때문에 메모리 페일(fail) 상황이 발생하게 된다.
이에 따라, 리드/라이트 명령과 스캔 명령이 동시에 제공되는 경우에도 메모리 페일(fail) 상황이 발생하지 않도록 하기 위하여, 일반적으로 리드/라이트 구간 및 스캔 구간을 각각 별도로 확보하고 해당 구간 내에서만 상기 리드/라이트 동작 및 스캔 동작을 수행하였다. 그러나, 상기와 같은 방식의 경우 실제 스캔 명령이 제공되지 않더라도 리드/라이트 동작 이후 스캔 동작을 확보하기 위한 구간 동안 또 다른 리드/라이트 동작을 수행할 수 없어 리드/라이트 속도가 저하되는 문제가 발생하게 된다. 또한 리드/라이트 명령과 스캔 명령이 중첩되는 경우, 신호에 대한 소정의 지연 동작을 거쳐 해당 구간에서 명령이 수행되도록 하는데, 상기 지연 동작은 PVT 변화에 따라 크게 영향을 받기 때문에 이를 콘트롤하는 문제는 용이한 것 이 아니다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 리드/라이트 명령 및 스캔 명령에 대한 중재 동작을 개선한 중재 회로 및 이를 구비하는 디스플레이 구동회로 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 중재 회로(Arbitration Circuit)는, 스캔 명령과 관계된 제1 신호를 래치하여 출력하는 제1 래치회로 및 리드/라이트 명령과 관계된 제2 신호를 래치하여 출력하는 제2 래치회로를 포함하고, 메모리 동작과 관련된 레디(Ready) 신호에 응답하여 상기 제1 래치회로 및/또는 상기 제2 래치회로의 출력을 리셋하는 래치부 및 상기 제1 래치회로 및 상기 제2 래치회로의 출력을 수신하여, 스캔 동작을 활성화하기 위한 제1 내부 신호 및 리드/라이트 동작을 활성화하기 위한 제2 내부 신호를 발생하고 이를 유지하며, 상기 유지된 제1 내부 신호 및 제2 내부 신호 중 적어도 하나의 레벨을 상기 리셋 동작에 응답하여 변동함에 따라, 상기 제1 내부 신호 또는 제2 내부 신호를 선택적으로 활성화시키는 유지부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제1 래치회로는, 상기 제1 신호를 수신하여 이에 따른 출력신호를 발생하고, 상기 레디(Ready) 신호 및 상기 제1 내부 신호의 상태에 응답하여 리셋 동작이 제어되는 제1 플립플롭을 포함하고, 상기 제2 래치회로는, 상 기 제2 신호를 수신하여 이에 따른 출력신호를 발생하고, 상기 레디(Ready) 신호 및 상기 제2 내부 신호의 상태에 응답하여 리셋 동작이 제어되는 제2 플립플롭을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 유지부는, 상기 제1 신호 및 제2 신호가 순차적으로 제공되고 상기 제1 신호와 제2 신호가 중첩된 구간을 갖는 경우, 상기 제1 내부 신호를 활성화 상태로 유지하고 상기 제2 내부 신호를 비활성화 상태로 유지하며, 이후 상기 제1 래치회로의 리셋 동작에 응답하여 상기 제1 내부 신호를 비활성화시키며 동시에 상기 제2 내부 신호를 활성화시켜 출력하며, 상기 제2 신호 및 제1 신호가 순차적으로 제공되고 상기 제2 신호와 제1 신호가 중첩된 구간을 갖는 경우, 상기 제2 내부 신호를 활성화 상태로 유지하고 상기 제1 내부 신호를 비활성화 상태로 유지하며, 이후 상기 제2 래치회로의 리셋 동작에 응답하여 상기 제2 내부 신호를 비활성화시키며 동시에 상기 제1 내부 신호를 활성화시켜 출력하는 것을 특징으로 한다.
또한 바람직하게는, 상기 유지부는, 제1 입력단을 통해 상기 제1 래치회로의 출력을 수신하여 반전 논리 곱(NAND) 연산을 수행하는 제1 NAND 연산부 및 제1 입력단을 통해 상기 제2 래치회로의 출력을 수신하고 제2 입력단을 통해 상기 제1 NAND 연산부의 출력을 수신하여 반전 논리 곱(NAND) 연산을 수행하며, 그 연산 결과를 상기 제1 NAND 연산부의 제2 입력단으로 제공하는 제2 NAND 연산부를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 유지부는, 상기 제1 NAND 연산부의 출력을 수신하 고 이를 인버팅하여 상기 제1 내부 신호를 발생하는 제1 인버터 및 상기 제2 NAND 연산부의 출력을 수신하고 이를 인버팅하여 상기 제2 내부 신호를 발생하는 제2 인버터를 더 구비하는 것을 특징으로 한다.
한편, 상기 중재 회로는, 상기 제1 내부 신호 및 제2 내부 신호 중 어느 하나에 응답하여, 상기 메모리의 스캔 동작 또는 리드/라이트 동작 구간에 대한 정보 신호를 발생하는 정보신호 발생부와, 상기 제1 내부 신호 및 제2 내부 신호 각각의 활성화에 대응하여 클록이 활성화되는 제어신호를 발생하여, 상기 메모리의 스캔 동작 또는 리드/라이트 동작이 수행되도록 제어하는 제어신호 발생부 및 스캔 어드레스 및 리드/라이트 어드레스를 수신하고, 상기 정보 신호에 응답하여 어느 하나의 어드레스를 선택적으로 출력하는 멀티플렉서를 더 구비할 수 있다.
또한 상기 중재 회로는, 외부의 메모리 콘트롤러로부터 수신되는 커맨드/어드레스 및/또는 데이터를 래치하고, 상기 래치된 신호를 상기 제1 신호의 전달 타이밍과 연동되도록 타이밍을 조절하여 출력하는 적어도 하나의 래치회로를 더 구비할 수 있다.
한편, 본 발명의 일실시예에 따른 디스플레이 구동회로의 일예에 따르면, 화상 데이터를 저장하는 메모리부와, 상기 메모리부의 스캔 동작 및 리드/라이트 동작을 제어하는 메모리 콘트롤러 및 상기 메모리부와 상기 메모리 콘트롤러 사이에 배치되며, 상기 메모리 콘트롤러로부터 제공되는 스캔 명령과 리드/라이트 명령 사이의 중재(Arbitration) 동작을 수행하고, 상기 메모리부의 동작 상태에 관련된 정보를 포함하는 레디(Ready) 신호를 상기 메모리부로부터 제공받아 상기 레 디(Ready) 신호에 응답하여 스캔 동작을 활성화하기 위한 제1 내부 신호 또는 리드/라이트 동작을 활성화하기 위한 제2 내부 신호를 선택적으로 활성화하여 출력하는 중재 회로를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 메모리에 대해 스캔 동작 및 리드/라이트 동작이 동시에 수행되는 문제를 방지할 수 있으며 메모리 동작 속도의 저하 및 온도 및 전압 등에 의한 PVT 영향을 감소할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 디스플레이 구동회로를 나타내기 위한 블록도이다. 도 1에 도시된 바와 같이 디스플레이 구동회로(100)는, 디스플레이 구동을 위한 메모리 스캔 동작 및 리드/라이트 동작을 제어하기 위한 메모리 콘트롤러(110, M/C)와, 상기 메모리 콘트롤러(110)의 제어에 응답하여 화상 데이터에 대한 스캔 동작을 수행하거나 데이터를 리드/라이트 하는 동작을 수행하는 메모리부(120)와, 상기 메모리 콘트롤러(110)와 메모리부(120) 사이에 배치되며 상기 메 모리 콘트롤러(110)로부터 제공되는 스캔 명령과 리드/라이트 명령 사이의 중재(Arbitration) 동작을 수행하는 중재 회로(130)를 구비할 수 있다.
상기 메모리 콘트롤러(110)는, 메모리부(120)의 리드/라이트 동작을 제어하기 위한 리드/라이트 제어부(111)와, 메모리부(120)의 스캔 동작을 제어하기 위한 스캔 제어부(112)를 구비할 수 있다. 이에 따라 상기 리드/라이트 제어부(111)는 메모리부(120)의 리드/라이트 동작을 위한 각종 커맨드, 어드레스 및 데이터를 출력할 수 있다. 리드/라이트 제어부(111)로부터 제공되는 신호로서, 메모리 칩 선택을 위한 칩 선택 신호(I_CSN), 리드/라이트 명령을 나타내는 신호(I_WEN), 라이트 및 리드 클록 신호(I_WCK, IRCK), 로우 및 칼럼 어드레스(I_XA, I_YA), 및 데이터 신호(I_DI) 등이 포함될 수 있다. 또한 도시되는 출력 데이터(O_DOUT)는 메모리부(120)로부터 리드된 데이터가 중재 회로(130)를 거쳐 메모리 콘트롤러(110)로 제공되는 데이터를 나타낸다. 한편, 스캔 제어부(112)는 메모리부(120)의 스캔 동작을 제어하기 위하여 스캔 클록신호(I_SCK) 및 스캔 어드레스(I_SCAN_XA)를 출력할 수 있다.
상기 메모리 콘트롤러(110)로부터 출력되는 스캔 동작 및 리드/라이트 동작과 관련한 커맨드, 어드레스 및 데이터는 중재 회로(130)로 제공된다. 중재 회로(130)는 메모리 콘트롤러(110)로부터 스캔 명령에 따른 커맨드, 어드레스를 입력받아 이를 처리하여 메모리부(120)로 제공한다. 또한 중재 회로(130)는 메모리 콘트롤러(110)로부터 리드/라이트 명령에 따른 커맨드, 어드레스 및 데이터를 입력받아 이를 처리하여 메모리부(120)로 제공한다. 중재 회로(130)는 스캔 명령과 리드/ 라이트 명령 사이의 중재 동작을 수행하고, 중재 동작 수행 결과에 따른 각종 커맨드, 어드레스 및 데이터(O_CSN, O_WEN, O_SEN, O_CK, O_XA, O_YA, O_DI_를 메모리부(120)로 제공함으로써, 메모리부(120)에서 스캔 동작과 리드/라이트 동작이 동시에 수행되는 것을 방지한다. 추가로 도시되는 데이터 신호(I_DOUT)는 메모리부(120)로부터 중재 회로(130)로 제공되는 데이터를 나타내며, 또한 레디 신호(I_READY)는 메모리부(120)의 소정의 동작(일예로서, 스캔 동작 또는 리드/라이트 동작)이 수행이 완료되어, 메모리부(120)가 동작 명령을 대기하고 있다는 정보를 갖는 신호이다.
중재 회로(130)는 스캔 명령과 리드/라이트 명령이 동시에 제공되는 경우에도 스캔 동작과 리드/라이트 동작이 동시에 수행되는 것을 방지하기 위한 동작을 수행한다. 이를 위하여, 스캔 명령과 리드/라이트 명령이 동시에 제공되는 경우, 메모리부(120)의 스캔 및 리드/라이트 동작 중 어느 하나를 위한 내부 신호를 활성화시키고, 다른 하나를 위한 내부 신호를 비활성화 상태를 유지하여 출력한다. 그리고, 상기 활성화된 내부 신호에 의하여 메모리부(120)가 스캔 또는 리드/라이트 동작을 수행하도록 제어한다. 이후, 상기 동작이 수행이 완료됨에 따라 메모리부(120)로부터 제공된 레디 신호(I_READY)에 응답하여 상기 내부 신호들의 활성화/비활성화 상태를 제어한다. 일예로서, 중재 회로(130)로 제공된 상기 레디 신호(I_READY)에 응답하여 활성화된 상태의 내부 신호를 비활성화시키고, 또한 비활성화 상태의 다른 내부 신호를 활성화시킴에 의하여, 메모리부(120)에 대해 스캔 동작과 리드/라이트 동작이 동시에 수행되는 것을 방지한다.
상기와 같은 본 발명의 일실시예에 따른 디스플레이 구동회로의 자세한 동작을 설명하면 다음과 같다.
도 2는 도 1의 중재 회로의 구성의 일부를 나타내는 블록도이다. 도시된 바와 같이 상기 중재 회로(130)는, 스캔 명령과 관련된 제1 클록 신호(I_SCK)와 라이트/리드 명령과 관련된 제2 클록 신호(I_WCK/I_RCK)를 수신하고 이를 래치하는 래치부(131)와, 상기 래치부(131)의 출력을 수신하고 상기 래치부(131)의 출력의 변동에 관계없이 수신된 신호에 대한 유지 동작을 수행하는 유지부(132)를 구비할 수 있다. 한편 중재 회로(130)는, 상기 유지부(132)의 출력을 수신하고 이를 처리하여 메모리부(120)의 스캔 동작 또는 리드/라이트 동작 구간을 나타내는 정보 신호(O_SEN)를 발생하는 정보신호 발생부(133)와, 상기 유지부(132)의 출력에 응답하여 메모리부(120)의 스캔 동작 또는 리드/라이트 동작이 수행되도록 제어하는 제어신호(O_CK)를 발생하는 제어신호 발생부(134)를 더 구비할 수 있다. 또한 중재 회로(130)는, 메모리부(120)로부터 제공된 상기 레디 신호(I_READY)에 응답하여 펄스신호를 발생하는 펄스신호 발생부(135)와, 스캔 어드레스(I_SCAN_XA) 및 리드/라이트 로우 어드레스(I_RW_XA)를 수신하고, 상기 정보 신호(O_SEN)에 응답하여 어느 하나의 어드레스를 출력하는 멀티플렉서(136)를 더 구비할 수 있다.
래치부(131)는, 제1 클록 신호(I_SCK)를 래치하여 출력하는 제1 래치회로(131_1)와, 제2 클록 신호(I_WCK/I_RCK)를 래치하여 출력하는 제2 래치회로(131_2)를 포함할 수 있다. 제1 래치회로(131_1)는 메모리부(120)로부터 제공된 상기 레디 신호(I_READY)에 응답하여 그 출력을 리셋할 수 있으며, 바람직하게는 상기 레디 신호(I_READY)를 이용하여 발생된 펄스(READY_PULSE)에 응답하여 그 출력을 리셋할 수 있다. 이와 마찬가지로 상기 제2 래치회로(131_2)는 상기 레디 신호(I_READY)에 응답하여 그 출력을 리셋할 수 있으며, 바람직하게는 상기 레디 신호(I_READY)를 이용하여 발생된 펄스(READY_PULSE)에 응답하여 그 출력을 리셋할 수 있다.
유지부(132)는 제1 래치회로(131_1) 및 제2 래치회로(131_2)의 출력을 각각 수신하고, 상기 수신된 신호를 서로 연산함에 기반하여 제1 내부 신호(SCK_MASK) 및 제2 내부 신호(RW_MASK)를 발생한다. 상기 제1 내부 신호(SCK_MASK)는 메모리부(120)의 스캔 동작을 위한 것으로서, 제1 내부 신호(SCK_MASK)가 활성화되는 경우 이에 따른 정보 신호(O_SEN) 및 제어신호(O_CK)에 응답하여 메모리부(120)에 대한 스캔 동작이 수행된다. 또한 제2 내부 신호(RW_MASK)는 메모리부(120)의 리드/라이트 동작을 위한 것으로서, 제2 내부 신호(RW_MASK)가 활성화되는 경우 이에 따른 정보 신호(O_SEN) 및 제어신호(O_CK)에 응답하여 메모리부(120)에 대한 리드/라이트 동작이 수행된다.
스캔 동작을 위한 제1 클록 신호(I_SCK)만이 중재 회로(130)로 제공되는 경우, 제1 래치회로(131_1) 및 유지부(132)의 동작에 의하여 제1 내부 신호(SCK_MASK)만이 활성화된다. 정보신호 발생부(133)는 활성화된 제1 내부 신호(SCK_MASK)에 응답하여 스캔 동작 구간을 나타내는(일예로서 로직 로우) 정보 신호(O_SEN)를 메모리부(120)로 제공한다. 또한 제어신호 발생부(134)는 활성화된 제1 내부 신호(SCK_MASK)에 응답하여 제어신호(O_CK)를 발생함으로써, 메모리부(120) 에 대해 스캔 동작이 수행되도록 제어한다. 또한 멀티플렉서(136)는 정보 신호(O_SEN)에 응답하여 스캔 어드레스(I_SCAN_XA)를 선택적으로 출력하고, 그 출력 신호(O_XA)를 스캔 동작을 위한 어드레스로서 메모리부(120)로 제공한다. 이후, 메모리부(120)의 스캔 동작의 종료에 따라 펄스(READY_PULSE)가 발생되고, 제1 래치회로(131_1)는 상기 펄스(READY_PULSE)에 응답하여 리셋됨에 따라, 상기 제1 내부 신호(SCK_MASK)는 비활성화 상태로 변동한다.
한편, 리드/라이트 동작을 위한 제2 클록 신호(I_WCK/I_RCK)만이 중재 회로(130)로 제공되는 경우, 제2 래치회로(131_2) 및 유지부(132)의 동작에 의하여 제2 내부 신호(RW_MASK)만이 활성화된다. 또한 정보신호 발생부(133)는 활성화된 제2 내부 신호(RW_MASK)에 응답하여 리드/라이트 동작 구간을 나타내는(일예로서 로직 하이) 정보 신호(O_SEN)를 메모리부(120)로 제공한다. 제어신호 발생부(134)에서 발생되는 제어신호(O_CK)가 메모리부(120)로 제공됨에 따라, 메모리부(120)에 대해 리드/라이트 동작이 수행된다. 또한 멀티플렉서(136)는 정보 신호(O_SEN)에 응답하여 리드/라이트 로우 어드레스(I_RW_XA)를 선택적으로 출력하고, 그 출력 신호(O_XA)를 리드/라이트 동작을 위한 어드레스로서 메모리부(120)로 제공한다. 이후, 메모리부(120)의 리드/라이트 동작의 종료에 따라 펄스(READY_PULSE)가 발생되고, 제2 래치회로(131_2)는 상기 펄스(READY_PULSE)에 응답하여 리셋됨에 따라, 상기 제2 내부 신호(RW_MASK)는 비활성화 상태로 변동한다.
한편, 제1 클록 신호(I_SCK)와 제2 클록 신호(I_WCK/I_RCK)가 서로 중첩하여 제공되는 경우의 중재 회로(130)의 동작을 설명하면 다음과 같다. 설명의 편의상, 제1 클록 신호(I_SCK)가 먼저 제공되고 이후 제2 클록 신호(I_WCK/I_RCK)가 제공되는 경우만을 가정하여 설명한다.
제1 클록 신호(I_SCK)가 제공됨에 따라, 유지부(132)는 제1 래치회로(131_1)의 출력(일예로서 논리 하이)과 제2 래치회로(131_2)의 출력(일예로서 논리 로우)을 수신하고, 이에 따라 제1 내부 신호(SCK_MASK)를 활성화하며 또한 제2 내부 신호(RW_MASK)는 비활성화 상태를 유지한다. 상기와 같은 제1 내부 신호(SCK_MASK) 및 제2 내부 신호(RW_MASK)에 따라 메모리부(120)에 대한 스캔 동작이 수행된다.
이후, 제2 클록 신호(I_WCK/I_RCK)가 제공됨에 따라 제2 래치회로(131_2)의 출력이 변화된다(일예로서, 논리 하이로 변화된다). 유지부(132)는 상기 제2 래치회로(131_2)의 출력의 변화에 관계없이 제2 내부 신호(RW_MASK)의 비활성화 상태를 유지한다.
이후, 메모리부(120)에 대한 스캔 동작이 완료됨에 따라 펄스(READY_PULSE)가 래치부(131)로 제공된다. 상기 펄스(READY_PULSE)에 응답하여 제1 래치회로(131_1) 또는 제2 래치회로(131_2)의 출력이 리셋된다. 본 설명의 경우에는, 바람직하게는 제1 래치회로(131_1)의 출력이 리셋된다. 도 2에서는 도시가 생략되었으나, 상기 펄스(READY_PULSE)에 응답하여 제1 래치회로(131_1) 및 제2 래치회로(131_2) 중 어느 하나의 래치회로를 리셋하기 위한 회로가 래치부(131)에 더 구비될 수 있다.
제1 래치회로(131_1)의 출력이 리셋됨에 따라, 제1 내부 신호(SCK_MASK)의 레벨이 변동되어 비활성화 상태로 된다. 유지부(132)는 제1 내부 신호(SCK_MASK) 및 제2 내부 신호(RW_MASK)에 대해 소정의 연산 동작(일예로서 반전 논리곱(NAND) 연산)을 수행하며, 제1 내부 신호(SCK_MASK)의 레벨 변화에 따라 제2 내부 신호(RW_MASK)를 활성화 상태로 변동시킨다. 이에 따라 제1 클록 신호(I_SCK)와 제2 클록 신호(I_WCK/I_RCK)가 서로 중첩하더라도, 제1 내부 신호(SCK_MASK)와 제2 내부 신호(RW_MASK)를 서로 중첩됨이 없이 선택적으로 활성화시키므로, 메모리부(120)에 대해 스캔 동작과 리드/라이트 동작이 동시에 수행되는 것을 방지한다.
상기와 같이 구성될 수 있는 중재 회로의 자세한 동작을 도 3의 회로도를 참조하여 설명하면 다음과 같다.
도 3은 도 2의 중재 회로의 자세한 구성을 나타내는 회로도이다. 도 3에 도시된 바와 같이 상기 중재 회로(130)는, 래치부로서 제1 래치회로(131_1) 및 제2 래치회로(131_2)를 구비할 수 있으며, 상기 제1 래치회로(131_1) 및 제2 래치회로(131_2)는 각각 플립플롭을 포함할 수 있다.
일예로서, 제1 래치회로(131_1)는 스캔 명령과 관련된 제1 클록 신호(I_SCK)을 수신하는 제1 플립플롭(FF1)을 구비하며, 상기 제1 플립플롭(FF1)은 제1 내부 신호(SCK_MASK)에 기반하여 리셋 동작이 수행된다. 바람직하게는 제1 래치회로(131_1)는 제1 NAND 게이트(ND1) 및 제1 AND 게이트(AND1)를 더 구비할 수 있다. 제1 NAND 게이트(ND1)는 제1 내부 신호(SCK_MASK)와 펄스(READY_PULSE)에 대해 NAND 연산을 수행하며, 제1 AND 게이트(AND1)는 제1 NAND 게이트(ND1)의 출력과 소정의 리셋 신호(RESETB)를 AND 연산하여 출력한다. 제1 플립플롭(FF1)은 제1 AND 게이트(AND1)의 출력에 응답하여 리셋 동작이 수행될 수 있다.
또한 제2 래치회로(131_2)는 라이트/리드 명령과 관련된 제2 클록 신호(I_WCK/I_RCK)를 수신하는 제2 플립플롭(FF2)을 구비하며, 일예로서 라이트 명령에 관련된 신호 I_WCK 또는 리드 명령에 관련된 신호 I_RCK를 제1 OR 게이트(OR1)를 통해 수신한다. 또한 상기 제2 플립플롭(FF2)은 제2 내부 신호(RW_MASK)에 기반하여 리셋 동작이 수행되며, 이를 위하여 제2 래치회로(131_2)는 제2 NAND 게이트(ND2) 및 제2 AND 게이트(AND2)를 더 구비할 수 있다. 제2 NAND 게이트(ND2)는 제2 내부 신호(RW_MASK)와 펄스(READY_PULSE)에 대해 NAND 연산을 수행하며, 제2 AND 게이트(AND2)는 제2 NAND 게이트(ND2)의 출력과 소정의 리셋 신호(RESETB)를 AND 연산하여 출력한다. 제2 플립플롭(FF2)은 제2 AND 게이트(AND2)의 출력에 응답하여 리셋 동작이 수행될 수 있다.
상기한 구성에 의하여 발생되는 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)의 출력은 유지부(132)로 제공된다. 유지부(132)는 적어도 하나의 NAND 게이트와 적어도 하나의 인버터를 구비할 수 있다. 일예로서, 유지부(132)는 제1 플립플롭(FF1)의 출력을 수신하는 제3 NAND 게이트(ND3)와 제2 플립플롭(FF2)의 출력을 수신하는 제4 NAND 게이트(ND4)를 포함할 수 있다. 또한 제3 NAND 게이트(ND3)의 출력은 제4 NAND 게이트(ND4)의 일 입력단으로 제공되며, 제4 NAND 게이트(ND4)의 출력은 제3 NAND 게이트(ND3)의 일 입력단으로 제공된다. 한편, 유지부(132)는, 제3 NAND 게이트(ND3)의 출력을 수신하고 이를 인버팅하여 상기 제1 내부 신호(SCK_MASK)를 발생하는 제1 인버터(I1)와, 제4 NAND 게이트(ND4)의 출력을 수신하고 이를 인버팅하여 상기 제2 내부 신호(RW_MASK)를 발생하는 제2 인버터(I2)를 더 구비할 수 있다.
한편, 정보 신호(O_SEN)를 발생하여 메모리부(120)로 제공하는 정보신호 발생부(133)는 제3 인버터(I3)를 구비할 수 있으며, 상기 제3 인버터(I3)는 제1 내부 신호(SCK_MASK)를 인버팅하고 이를 상기 정보 신호(O_SEN)로서 발생한다. 또한 메모리부(120)의 스캔 및 리드/라이트 동작을 제어하기 위한 제어신호(O_CK)를 발생하는 제어신호 발생부(134)는, 제1 펄스 발생부(134_1) 및 제2 OR 게이트(134_2, OR2)를 구비할 수 있다. 제1 펄스 발생부(134_1)는 제1 내부 신호(SCK_MASK) 및 제2 내부 신호(RW_MASK)를 수신하고 각각에 대하여 펄스들(SCK_OUT, RW_OUT)을 발생시킨다. 제2 OR 게이트(OR2)는 상기 제1 펄스 발생부(134_1)에서 발생된 펄스들(SCK_OUT, RW_OUT)을 OR 연산하여 상기 제어신호(O_CK)를 발생한다.
한편, 중재 회로(130)는 제2 펄스 발생부(135)를 더 구비할 수 있으며, 상기 제2 펄스 발생부(135)는 메모리부(120)로부터 제공된 레디 신호(I_READY)에 응답하여 펄스(READY_PULSE)를 발생한다. 상기 펄스(READY_PULSE)는 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)의 리셋 동작을 위하여 리셋부(131)로 제공된다. 한편, 멀티플렉서(136)는, 스캔 어드레스(I_SCAN_XA) 및 리드/라이트 로우 어드레스(I_RW_XA)를 수신하고, 상기 정보 신호(O_SEN)에 응답하여 상기 수신된 어드레스들 중 어느 하나의 어드레스를 선택적으로 출력한다.
한편, 중재 회로(130)로 제공된 커맨드, 어드레스 및 데이터 등의 신호들을 메모리부로 제공하는 데 있어서, 상기 신호들의 메모리부로의 전달 타이밍이 서로 연동되도록 하는 것이 바람직하다. 이에 따라 중재 회로(130)는 적어도 하나의 래치회로 및/또는 인버터들을 구비할 수 있다. 상기 적어도 하나의 래치회로로서 예 시되는 제3 플립플롭(FF3)은 리드/라이트 로우 어드레스(I_RW_XA)를 래치하여 출력하는 회로로서, 상기 제2 클록 신호(I_WCK/I_RCK)를 수신하는 제2 플립플롭(FF2)의 클록단과 상기 제3 플립플롭(FF3)의 클록단은 동일한 신호(I_RWCK)를 제공받을 수 있다.
또한, 중재 회로(130)로 제공되는 기타 다른 커맨드, 어드레스 및 데이터 들에 대해서도 플립플롭에 의한 래치 동작이 더 수행될 수 있으며, 일예로서, 각종 신호들(I_CSN, I_WEN, I_YA, I_DI) 등이 제4 플립플롭(FF4)의 입력단에 연결되는 것이 도시된다. 도 3의 경우 하나의 제4 플립플롭(FF4)만을 도시하였으나, 상기 각종 신호들(I_CSN, I_WEN, I_YA, I_DI) 각각을 수신하기 위한 복수 개의 플립플롭이 중재 회로(130) 내에 구비될 수 있다. 한편, 메모리부(130)로부터 제공된 출력 데이터(I_DOUT)는 중재 회로(130) 내에서 소정의 인버터들(I4, I5)을 거쳐 외부의 메모리 콘트롤러로 제공될 수 있다.
상기와 같은 도 3에 도시된 중재 회로(130)는 리셋 동작에 의하여 초기 상태가 된다. 상기 초기 상태에서는, 리셋 신호(RESETB)의 인가에 따라 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)의 출력(Q)이 모두 로직 로우 값을 갖는다. 이에 따라 제1 내부 신호(SCK_MASK) 및 제2 내부 신호(RW_MASK)는 모두 비활성화 상태로서 로직 로우 값을 갖는다. 또한 상기 정보 신호(O_SEN)는 로직 하이 값을 가지며, 상기 제어신호(O_CK)는 비활성화 상태로서 로직 로우 값을 갖는다. 또한 멀티플렉서(136)로부터 출력되는 출력 어드레스는 리드/라이트 로우 어드레스(I_RW_XA)이며, 중재 회로(130)의 나머지 출력 또한 초기값을 갖는다.
이후 메모리 동작이 수행됨에 따라 중재 회로(130)가 동작하게 되며, 중재 회로(130)는 수신되는 신호들을 처리하여 출력 신호들을 발생한다. 중재 회로(130)의 동작은, 리드/라이트 명령이 수신되는 경우, 스캔 명령이 수신되는 경우, 스캔 명령이 수신되고 이후 리드/라이트 명령이 중첩하게 수신되는 경우, 리드/라이트 명령이 수신되고 이후 스캔 명령이 중첩하게 수신되는 경우로 구분할 수 있다. 상기 경우들의 중재 회로(130)의 자세한 동작을 도 4 내지 도 7을 설명하면 다음과 같다.
도 4는 리드/라이트 명령이 수신되는 경우의 중재 회로의 동작을 나타내는 파형도이다. 리드 명령 또는 라이트 명령에 의하여, 비활성화 상태의 제1 클록 신호(I_SCK)와 펄스 형태의 제2 클록 신호(I_WCK/I_RCK)가 중재 회로(130)로 제공된다.
제2 클록 신호(I_WCK/I_RCK)의 펄스에 의하여 제2 플립플롭(FF2)의 출력(Q)이 로직 로우에서 로직 하이로 변하게 된다. 이에 따라 제4 NAND 게이트(ND4)의 두 입력단으로 로직 하이 신호가 제공되므로, 제4 NAND 게이트(ND4)는 로직 로우의 신호를 출력한다. 상기 제2 인버터(I2)는 제4 NAND 게이트(ND4)의 출력을 수신하고 이를 인버팅하여 출력하며, 이에 따라 상기 제2 인버터(I2)의 출력인 제2 내부 신호(RW_MASK)는 로직 하이로 변하게 된다. 유지부(132)는 상기 제2 내부 신호(RW_MASK)를 로직 하이로 유지한다.
제어신호 발생부(134)는 상기 활성화된 제2 내부 신호(RW_MASK)를 수신하고, 수신된 신호에 대한 소정의 지연 동작(셋업 마진 확보를 위하여) 및 펄스 발생 동 작을 수행하여 도 4에 도시된 바와 같은 제어신호(O_CK)를 발생한다. 또한 제1 내부 신호(SCK_MASK)는 로직 로우 상태를 유지하므로 정보 신호(O_SEN)는 로직 하이 값을 가지며, 이에 따라 메모리부(120)는 리드/라이트 동작 상태가 된다. 또한 메모리 리드/라이트 동작이 수행됨에 따라 리드/라이트 로우 어드레스(I_RW_XA)가 순차적으로 증가하며, 멀티플렉서(136)는 그 출력 어드레스(O_XA)로서 리드/라이트 로우 어드레스(I_RW_XA)를 출력한다.
메모리 동작이 끝나면 메모리부(120)은 다른 동작 수행이 가능한 상태임을 나타내는 레디 신호(I_READY)를 중재 회로(130)로 제공한다. 레디 신호(I_READY)에 기반하는 펄스(READY_PULSE)가 제2 플립플롭(FF2)으로 제공됨에 따라 제2 플립플롭(FF2)의 출력이 리셋된다. 상기 제2 플립플롭(FF2)의 출력이 리셋됨에 따라 제2 내부 신호(RW_MASK)는 로직 로우로 변하게 되며, 또한 제어신호(O_CK)가 로직 로우로 변하게 된다. 상기와 같은 동작에 의하여 하나의 사이클(cycle)의 리드/라이트 동작이 종료한다.
도 5는 스캔 명령이 수신되는 경우의 중재 회로의 동작을 나타내는 파형도이다. 스캔 명령에 의하여, 펄스 형태의 제1 클록 신호(I_SCK)와 비활성화 상태의 제2 클록 신호(I_WCK/I_RCK)가 중재 회로(130)로 제공된다.
제1 클록 신호(I_SCK)의 펄스에 의하여 제1 플립플롭(FF1)의 출력(Q)이 로직 로우에서 로직 하이로 변하게 되며, 이에 따라 제1 내부 신호(SCK_MASK)는 로직 하이로 변하게 된다. 또한 제2 내부 신호(RW_MASK)는 로직 로우 상태를 유지한다. 또한 제1 내부 신호(SCK_MASK)의 레벨 변화에 따라 정보 신호(O_SEN)는 로직 로우 값 을 가지며, 이에 따라 메모리부(120)는 스캔 동작 상태가 된다. 또한 활성화된 제1 내부 신호(SCK_MASK)에 응답하여 도 5에 도시된 바와 같은 제어신호(O_CK)가 발생되며, 또한 멀티플렉서(136)는 스캔 어드레스(I_SCAN_XA)를 출력 어드레스(O_XA)로서 선택적으로 출력한다.
메모리부(120)는 상기 정보 신호(O_SEN) 및 제어신호(O_CK)에 응답하여 스캔 동작을 수행하고, 스캔 동작이 끝나면 레디 신호(I_READY)를 중재 회로(130)로 제공한다. 또한 레디 신호(I_READY)에 기반하는 펄스(READY_PULSE)가 제1 플립플롭(FF1)으로 제공됨에 따라 제1 플립플롭(FF1)의 출력이 리셋된다. 상기 제1 플립플롭(FF1)의 출력이 리셋됨에 따라 제1 내부 신호(SCK_MASK)는 로직 로우로 변하게 되며, 또한 제어신호(O_CK)가 로직 로우로 변하게 된다. 상기와 같은 동작에 의하여 하나의 사이클(cycle)의 스캔 동작이 종료한다.
도 6은 스캔 명령이 수신되고 이후 리드/라이트 명령이 중첩하게 수신되는 경우의 중재 회로의 동작을 나타내는 파형도이다. 도 6에 도시된 바와 같이 제1 클록 신호(I_SCK)가 수신되고 이후 이에 중첩하여 제2 클록 신호(I_WCK/I_RCK)가 수신되는 경우의 중재 회로(130)의 동작을 설명하면 다음과 같다.
먼저, 제1 클록 신호(I_SCK)의 펄스에 의하여 제1 플립플롭(FF1)의 출력(Q)이 로직 로우에서 로직 하이로 변하게 되며, 이에 따라 제1 내부 신호(SCK_MASK)는 로직 하이로 변하게 된다. 활성화된 제1 내부 신호(SCK_MASK)에 응답하여 정보 신호(O_SEN) 및 제어신호(O_CK)가 발생되고, 멀티플렉서(136)에서 스캔 어드레스(I_SCAN_XA)가 선택적으로 출력됨에 따라 메모리부(120)는 스캔 동작을 수행하기 시작한다.
이후, 메모리부(120)의 스캔 동작이 종료되기 이전에 제2 클록 신호(I_WCK/I_RCK)가 제2 플립플롭(FF2)으로 제공됨에 따라, 제2 플립플롭(FF2)의 출력은 로직 하이 값을 갖는다. 이에 따라 제4 NAND 게이트(ND4)의 일 입력단으로 로직 하이 값을 갖는 제2 플립플롭(FF2)의 출력이 제공된다. 그러나 제4 NAND 게이트(ND4)의 다른 입력단으로 제공되는 제3 NAND 게이트(ND3)의 출력은 로직 로우 상태를 가지므로, 상기 제2 플립플롭(FF2)의 출력에 관계없이 제4 NAND 게이트(ND4)의 출력은 로직 하이 상태를 유지한다. 또한 이에 따라 제2 인버터(I2)의 출력은 로직 로우값을 유지하게 되므로, 상기 제2 내부 신호(RW_MASK)는 로직 로우 값을 유지하게 된다.
이후, 메모리부(120)의 스캔 동작이 종료됨에 따라 레디 신호(I_READY)가 중재 회로(130)로 제공된다. 또한 레디 신호(I_READY)에 기반하여 발생되는 펄스(READY_PULSE)가 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)으로 제공되며, 제1 플립플롭(FF1)은 상기 펄스(READY_PULSE)와 활성화 상태의 제1 내부 신호(SCK_MASK)의 조합에 기반하여 리셋 동작이 수행된다. 이에 따라 제1 플립플롭(FF1)의 출력은 로직 로우로 변하게 된다.
상기 제1 플립플롭(FF1)의 리셋 동작에 의하여 제3 NAND 게이트(ND3)의 출력은 로직 하이로 변하게 되며, 상기 제3 NAND 게이트(ND3)의 출력이 제4 NAND 게이트(ND4)의 일 입력단으로 제공된다. 이에 따라 제4 NAND 게이트(ND4)는 로직 하이의 제3 NAND 게이트(ND3)의 출력과 로직 하이의 제2 플립플롭(FF2)의 출력을 수신 하여 로직 로우를 갖는 신호를 출력한다. 이에 따라 상기 제2 내부 신호(RW_MASK)는 로직 하이로 변하게 된다. 또한 활성화된 제2 내부 신호(RW_MASK)에 응답하여 정보 신호(O_SEN) 및 제어신호(O_CK)가 발생되고, 멀티플렉서(136)에서 리드/라이트 로우 어드레스(I_RW_XA)가 선택적으로 출력됨에 따라 메모리부(120)는 리드/라이트 동작을 수행하기 시작한다.
상기와 같은 중재 회로(130)의 동작에 의하여, 스캔 명령과 리드/라이트 명령이 중첩하게 수신되더라도 데이터의 충돌이 발생하지 않는다. 즉, 스캔 동작을 위한 제1 내부 신호(SCK_MASK)가 활성화되어 있는 상태에서 제2 클록 신호(I_WCK/I_RCK)가 제공되더라도, 제2 내부 신호(RW_MASK)를 바로 활성화시키는 것이 아니라 메모리부(120)의 스캔 동작의 종료를 나타내는 레디 신호(I_READY)에 응답하여 제2 내부 신호(RW_MASK)를 활성화시킨다. 즉, 제1 내부 신호(SCK_MASK)와 제2 내부 신호(RW_MASK)가 중첩되어 활성화되는 것을 방지하고, 이에 따라 메모리부(120)에 스캔 동작과 리드/라이트 동작이 동시에 수행되도록 하는 것을 방지한다.
도 7은 리드/라이트 명령이 수신되고 이후 스캔 명령이 중첩하게 수신되는 경우의 중재 회로의 동작을 나타내는 파형도이다.
먼저, 제2 클록 신호(I_WCK/I_RCK)의 펄스에 의하여 제2 플립플롭(FF2)의 출력(Q)이 로직 로우에서 로직 하이로 변하게 되며, 이에 따라 제2 내부 신호(RW_MASK)는 로직 하이로 변하게 된다. 활성화된 제2 내부 신호(RW_MASK)에 응답하여 정보 신호(O_SEN) 및 제어신호(O_CK)가 발생되고, 멀티플렉서(136)에서 리드/ 라이트 로우 어드레스(I_RW_XA)가 선택적으로 출력됨에 따라 메모리부(120)는 리드/라이트 동작을 수행하기 시작한다.
이후, 메모리부(120)의 리드/라이트 동작이 종료되기 이전에 제1 클록 신호(I_SCK)가 제1 플립플롭(FF1)으로 제공됨에 따라, 제1 플립플롭(FF1)의 출력은 로직 하이 값을 갖는다. 그러나, 제3 NAND 게이트(ND3)은 제4 NAND 게이트(ND4)로부터 로직 로우에 해당하는 신호를 수신하고 있으므로, 상기 제3 NAND 게이트(ND3)의 출력은 로직 하이 상태를 유지한다. 이에 따라 제1 내부 신호(SCK_MASK)는 로직 로우 값을 유지하게 된다.
이후, 메모리부(120)의 리드/라이트 동작이 종료됨에 따라 레디 신호(I_READY)가 중재 회로(130)로 제공되며, 또한 레디 신호(I_READY)에 기반하여 발생되는 펄스(READY_PULSE)가 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)으로 제공된다. 제2 플립플롭(FF2)은 상기 펄스(READY_PULSE)와 활성화 상태의 제2 내부 신호(RW_MASK)의 조합에 기반하여 리셋 동작이 수행된다. 이에 따라 제2 플립플롭(FF2)의 출력은 로직 로우로 변하게 된다.
제2 플립플롭(FF2)의 출력 변화에 따라 제4 NAND 게이트(ND4)의 출력은 로직 하이로 변하게 되며, 상기 로직 하이의 제4 NAND 게이트(ND4)의 출력은 제3 NAND 게이트(ND3)의 일 입력단으로 제공된다. 이에 따라 제3 NAND 게이트(ND3)는 두 입력단으로 로직 하이의 신호를 입력받으므로, 그 출력은 로직 로우로 변하게 된다. 제3 NAND 게이트(ND3)의 출력의 변동에 따라 상기 제1 내부 신호(SCK_MASK)는 로직 하이로 변하게 된다. 또한 활성화된 제1 내부 신호(SCK_MASK)에 응답하여 정보 신 호(O_SEN) 및 제어신호(O_CK)가 발생되고, 멀티플렉서(136)에서 스캔 어드레스(I_SCAN_XA)가 선택적으로 출력됨에 따라 메모리부(120)는 스캔 동작을 수행하기 시작한다. 즉, 레디 신호(I_READY)를 이용하여 제1 내부 신호(SCK_MASK) 및 제2 내부 신호(RW_MASK) 중 어느 하나를 선택적으로 활성화시키므로, 메모리부(120)에 스캔 동작과 리드/라이트 동작이 동시에 수행되도록 하는 것을 방지한다.
상술한 바와 같은 본 발명의 일실시예에 따르면, 리드/라이트 구간 이후 별도의 스캔 구간을 확보할 필요없이 데이터의 리드/라이트 동작이 가능하여 메모리 동작 속도의 저하를 방지할 수 있게 된다. 또한 래치 및 유지 동작에 기반하는 동작 특성을 가지므로, 리드/라이트 및 스캔 구간 확보를 위한 소정의 신호 지연동작을 수행하지 않으며 이에 따라 온도 및 전압 등에 의한 PVT 영향을 감소할 수 있게 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 디스플레이 구동회로를 나타내기 위한 블록도이다.
도 2는 도 1의 중재 회로의 구성의 일부를 나타내는 블록도이다.
도 3은 도 2의 중재 회로의 자세한 구성을 나타내는 회로도이다.
도 4는 리드/라이트 명령이 수신되는 경우의 중재 회로의 동작을 나타내는 파형도이다.
도 5는 스캔 명령이 수신되는 경우의 중재 회로의 동작을 나타내는 파형도이다.
도 6은 스캔 명령이 수신되고 이후 리드/라이트 명령이 중첩하게 수신되는 경우의 중재 회로의 동작을 나타내는 파형도이다.
도 7은 리드/라이트 명령이 수신되고 이후 스캔 명령이 중첩하게 수신되는 경우의 중재 회로의 동작을 나타내는 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 디스플레이 구동회로
110: 메모리 콘트롤러
120: 메모리부
130: 중재 회로

Claims (10)

  1. 스캔 명령과 관계된 제1 신호를 래치하여 출력하는 제1 래치회로 및 리드/라이트 명령과 관계된 제2 신호를 래치하여 출력하는 제2 래치회로를 포함하고, 메모리 동작과 관련된 레디(Ready) 신호에 응답하여 상기 제1 래치회로 및/또는 상기 제2 래치회로의 출력을 리셋하는 래치부;
    상기 제1 래치회로 및 상기 제2 래치회로의 출력을 수신하여, 스캔 동작을 활성화하기 위한 제1 내부 신호 및 리드/라이트 동작을 활성화하기 위한 제2 내부 신호를 발생하고 이를 유지하며, 상기 유지된 제1 내부 신호 및 제2 내부 신호 중 적어도 하나의 레벨을 상기 래치부의 리셋 동작에 응답하여 변동함에 따라, 상기 제1 내부 신호 또는 제2 내부 신호를 선택적으로 활성화시키는 유지부;
    상기 제1 내부 신호 및 제2 내부 신호 중 어느 하나에 응답하여, 상기 메모리의 스캔 동작 또는 리드/라이트 동작 구간에 대한 정보 신호를 발생하는 정보신호 발생부;
    상기 제1 내부 신호 및 제2 내부 신호 각각의 활성화에 대응하여 클록이 활성화되는 제어신호를 발생하여, 상기 메모리의 스캔 동작 또는 리드/라이트 동작이 수행되도록 제어하는 제어신호 발생부; 및
    스캔 어드레스 및 리드/라이트 어드레스를 수신하고, 상기 정보 신호에 응답하여 어느 하나의 어드레스를 선택적으로 출력하는 멀티플렉서를 구비하고,
    상기 제1 신호와 제2 신호가 중첩될 때, 상기 유지부는 상기 래치부의 출력 변화에 무관하게 현재 활성화된 내부 신호의 활성화 상태를 유지시키는 것을 특징으로 하는 중재 회로(Arbitration Circuit).
  2. 제1항에 있어서,
    상기 제1 래치회로는, 상기 제1 신호를 수신하여 이에 따른 출력신호를 발생하고, 상기 레디(Ready) 신호 및 상기 제1 내부 신호의 상태에 응답하여 리셋 동작이 제어되는 제1 플립플롭을 포함하고,
    상기 제2 래치회로는, 상기 제2 신호를 수신하여 이에 따른 출력신호를 발생하고, 상기 레디(Ready) 신호 및 상기 제2 내부 신호의 상태에 응답하여 리셋 동작이 제어되는 제2 플립플롭을 포함하는 것을 특징으로 하는 중재 회로.
  3. 제1항에 있어서, 상기 유지부는,
    상기 제1 신호 및 제2 신호가 순차적으로 제공되고 상기 제1 신호와 제2 신호가 중첩된 구간을 갖는 경우, 상기 제1 내부 신호를 활성화 상태로 유지하고 상기 제2 내부 신호를 비활성화 상태로 유지하며, 이후 상기 제1 래치회로의 리셋 동작에 응답하여 상기 제1 내부 신호를 비활성화시키며 동시에 상기 제2 내부 신호를 활성화시켜 출력하며,
    상기 제2 신호 및 제1 신호가 순차적으로 제공되고 상기 제2 신호와 제1 신호가 중첩된 구간을 갖는 경우, 상기 제2 내부 신호를 활성화 상태로 유지하고 상기 제1 내부 신호를 비활성화 상태로 유지하며, 이후 상기 제2 래치회로의 리셋 동작에 응답하여 상기 제2 내부 신호를 비활성화시키며 동시에 상기 제1 내부 신호를 활성화시켜 출력하는 것을 특징으로 하는 중재 회로.
  4. 제1항에 있어서, 상기 유지부는,
    제1 입력단을 통해 상기 제1 래치회로의 출력을 수신하여 반전 논리 곱(NAND) 연산을 수행하는 제1 NAND 연산부; 및
    제1 입력단을 통해 상기 제2 래치회로의 출력을 수신하고 제2 입력단을 통해 상기 제1 NAND 연산부의 출력을 수신하여 반전 논리 곱(NAND) 연산을 수행하며, 그 연산 결과를 상기 제1 NAND 연산부의 제2 입력단으로 제공하는 제2 NAND 연산부를 구비하는 것을 특징으로 하는 중재 회로.
  5. 제4항에 있어서, 상기 유지부는,
    상기 제1 NAND 연산부의 출력을 수신하고 이를 인버팅하여 상기 제1 내부 신호를 발생하는 제1 인버터; 및
    상기 제2 NAND 연산부의 출력을 수신하고 이를 인버팅하여 상기 제2 내부 신호를 발생하는 제2 인버터를 더 구비하는 것을 특징으로 하는 중재 회로.
  6. 삭제
  7. 제1항에 있어서,
    외부의 메모리 콘트롤러로부터 수신되는 커맨드/어드레스 및/또는 데이터를 래치하고, 상기 래치된 신호를 상기 제1 신호의 전달 타이밍과 연동되도록 타이밍을 조절하여 출력하는 적어도 하나의 래치회로를 더 구비하는 것을 특징으로 하는 중재 회로.
  8. 화상 데이터를 저장하는 메모리부;
    상기 메모리부의 스캔 동작 및 리드/라이트 동작을 제어하는 메모리 콘트롤러; 및
    상기 메모리부와 상기 메모리 콘트롤러 사이에 배치되며, 상기 메모리 콘트롤러로부터 제공되는 스캔 명령과 리드/라이트 명령 사이의 중재(Arbitration) 동작을 수행하고, 상기 메모리부의 동작 상태에 관련된 정보를 포함하는 레디(Ready) 신호를 상기 메모리부로부터 제공받아 상기 레디(Ready) 신호에 응답하여 스캔 동작을 활성화하기 위한 제1 내부 신호 또는 리드/라이트 동작을 활성화하기 위한 제2 내부 신호를 선택적으로 활성화하여 출력하는 중재 회로를 구비하고,
    상기 중재 회로는,
    상기 스캔 명령과 관계된 제1 신호를 래치하여 출력하는 제1 래치회로 및 상기 리드/라이트 명령과 관계된 제2 신호를 래치하여 출력하는 제2 래치회로를 포함하고, 상기 메모리부의 동작과 관련된 레디(Ready) 신호에 응답하여 상기 제1 래치회로 및/또는 상기 제2 래치회로의 출력을 리셋하는 래치부; 및
    상기 제1 래치회로 및 상기 제2 래치회로의 출력을 수신하고, 상기 수신된 출력을 연산함에 의하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 발생하고 이를 유지하며, 상기 유지된 제1 내부 신호 및 제2 내부 신호 중 적어도 하나의 레벨을 상기 래치부의 리셋 동작에 응답하여 변동함에 따라, 상기 제1 내부 신호 또는 제2 내부 신호를 선택적으로 활성화시키는 유지부를 구비하며,
    상기 제1 신호와 제2 신호가 중첩될 때, 상기 유지부는 상기 래치부의 출력 변화에 무관하게 현재 활성화된 내부 신호의 활성화 상태를 유지시키는 것을 특징으로 하는 디스플레이 구동회로.
  9. 삭제
  10. 제8항에 있어서, 상기 유지부는,
    상기 제1 신호 및 제2 신호가 순차적으로 제공되고 상기 제1 신호와 제2 신호가 중첩된 구간을 갖는 경우, 상기 제1 내부 신호를 활성화 상태로 유지하고 상기 제2 내부 신호를 비활성화 상태로 유지하며, 이후 상기 제1 래치회로의 리셋 동작에 응답하여 상기 제1 내부 신호를 비활성화시키며 동시에 상기 제2 내부 신호를 활성화시켜 출력하며,
    상기 제2 신호 및 제1 신호가 순차적으로 제공되고 상기 제2 신호와 제1 신호가 중첩된 구간을 갖는 경우, 상기 제2 내부 신호를 활성화 상태로 유지하고 상기 제1 내부 신호를 비활성화 상태로 유지하며, 이후 상기 제2 래치회로의 리셋 동작에 응답하여 상기 제2 내부 신호를 비활성화시키며 동시에 상기 제1 내부 신호를 활성화시켜 출력하는 것을 특징으로 하는 디스플레이 구동회로.
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