KR100484877B1 - 액정구동용 반도체장치 및 액정표시장치 - Google Patents

액정구동용 반도체장치 및 액정표시장치 Download PDF

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Abstract

본 발명은, 칩사이즈의 증대 및 화질의 열화를 가급적 방지함과 더불어, CPU에 의한 메모리로의 억세스동작을 가급적 단시간에 행하는 것을 가능하게 한다.
이를 위해 본 발명은, 액정표시부(2)에 표시되는 표시용 데이터가 기억되는 싱글포트 메모리(50B)와, 싱글포트 메모리에 유지된 표시용 데이터를 소정의 사이클에서 취입하여 액정표시부로 송출하는 액정구동회로(10), CPU가 싱글포트 메모리에 억세스하지 않는 경우는 소정의 사이클에서 싱글포트 메모리로부터 표시데이터를 액정구동회로로 취입시켜 이 취입한 데이터를 액정표시부로 송출시키고, 싱글포트 메모리로부터 액정구동회로가 데이터를 취입하고 있을 때에 CPU가 싱글포트 메모리에 억세스한 경우는 CPU에 우선권을 갖게 하도록 액정구동회로의 표시데이터 취입동작을 중지시키고 CPU에 억세스동작시키며, 이 억세스동작 종료 직후에 다시 액정구동회로의 표시데이터 취입동작을 수행시키도록 상기 액정구동회로를 제어하는 제어회로(20)를 갖춘 것을 특징으로 한다.

Description

액정구동용 반도체장치 및 액정표시장치 {SEMICONDUCTOR DEVICE FOR DRIVING LIQUID CRYSTAL AND LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은, 표시데이터용 메모리를 내장하는 액정구동용 반도체장치 및 액정표시장치에 관한 것이다.
최근, 액정표시장치는 경량이면서 저소비전력을 달성하는 플랫 디스플레이(flat display)로서 주목을 모으고 있다. 표시데이터용 메모리 예컨대 RAM(Random Access Memory)을 내장한 액정표시장치의 일례의 구성을 도 5에 나타낸다.
이 액정표시장치는, 액정표시부(2)와, 공통(common)전극 구동회로(40), 세그먼트(segment)전극 구동회로(45) 및 표시데이터용 RAM(50)을 갖추고 있다.
액정표시부(2)는, 단순 매트릭스(matrix)형으로, 복수의 공통전극이 병행(竝行)하여 배열된 제1투명기판과, 복수의 세그먼트전극이 병행하여 배열된 제2투명기판을, 상기 세그먼트전극과 공통전극이 교차하도록 대향배치하고, 이 제1 및 제2투명기판 사이에 액정층이 끼워 넣어진 구조를 갖추고 있다. 또, 각 공통전극에는 각각 다른 1개의 주사선 COMi(i=1, …, m)가 접속되고, 각 세그먼트전극에는 각각 다른 1개의 신호선 SEGj(j=1, …, n)가 접속되어 있다.
공통전극 구동회로(40)에 의해 1개의 주사선이 선택됨으로써, 이 주사선에 접속된 공통전극이 구동된다.
또, 세그먼트전극 구동회로(45)는 표시데이터용 RAM(50)으로부터 독출된 표시데이터를 신호선을 매개로 하여 대응하는 세그먼트전극으로 송출한다.
세그먼트전극 구동회로(45) 및 표시데이터용 RAM(50)은 1칩 상에 형성되고, 이하 액정구동용 반도체장치라 한다.
종래의 액정구동용 반도체장치의 구성을 도 6에 나타낸다. 이 종래의 액정구동용 반도체장치는 세그먼트전극 구동회로(45)와 표시데이터용 RAM(50)을 갖추고 있다.
표시데이터용 RAM(50)은, 매트릭스모양으로 배열된 복수의 RAM셀(52)로 이루어진 셀어레이(cell array; 51)와, 어드레스 디코더(55), 표시데이터 독출 카운터/디코더(read counter/decoder)(57), I/F(interface: 인터페이스) 제어회로(60), 데이터 I/O(input/output)회로(62) 및, 발진회로(65)를 구비하고 있다. 그리고, 각 RAM셀(52)은 2개의 트랜지스터와, 2개의 인버터 게이트로 이루어진 래치회로 및, 3상태 드라이버(three-state driver)로 구성되어 있다. 즉, 도 6에 나타낸 표시데이터용 RAM(50)은 듀얼포트(dual port) RAM(50)이고, 각 RAM셀(52)은 10개의 트랜지스터에 의해 구성되어 있다.
도시하지 않은 CPU(Central Processing Unit)가 표시데이터용 RAM(50)에 억세스하는 경우는, 먼저 상기 CPU로부터 I/F제어회로(60)로 I/F신호가 전송된다. 그러면, 이 I/F제어회로(60)에 의해 어드레스 디코더(55) 및 데이터 I/O회로(62)가 활성화된다. 상기 CPU에 의해 결정된 어드레스가 어드레스버스를 매개로 하여 어드레스 디코더(55)에 입력되어 디코드되고, 상기 어드레스에 따른 표시데이터용 RAM(50)의 RAM셀(52)이 선택된다. 그리고, 데이터를 표시데이터용 RAM(50)에 기록할 때에는 데이터버스를 매개로 하여 전송되어 온 데이터가 데이터 I/O회로(62)를 매개로 하여 표시데이터용 RAM(50)의 상기 선택된 셀에 기록되고, 데이터를 독출할 때에는 RAM(50)의 상기 선택된 셀로부터 데이터 I/O회로(62)를 매개로 하여 데이터가 독출되어 데이터버스로 전송된다.
이에 대해 액정표시부(2)로 데이터를 송출하는 경우에는, 먼저 발진회로(65)로부터 클록신호를 발생하고, 이 클록신호에 기초하여 표시데이터 독출 카운터/디코더(57)로부터 선택신호가 RAM(50)으로 송출된다. 그리고, 이 선택신호에 의해 대응하는 RAM셀(52)로부터 데이터가 독출되고, 독출된 데이터는 세그먼트전극 구동회로(45)로 송출되어 래치된다. 이 데이터의 래치는 표시데이터 독출 카운터/디코더(57)로부터 출력되는 래치신호에 기초하여 행해진다.
이와 같이 도 6에 나타낸 종래의 액정구동용 반도체장치에 있어서는, 표시용 데이터의 출력포트와, CPU 억세스용의 입출력포트가 나누어져 있기 때문에, CPU는 비동기로 RAM(50)을 억세스할 수 있지만, 표시데이터용 RAM이 듀얼포트 RAM이므로, 각 RAM셀(52)에 대해 10개의 트랜지스터가 필요하게 되어 칩사이즈가 커진다고 하는 결점이 있다.
이 칩사이즈가 커진다고 하는 결점을 해결한 종래의 액정구동용 반도체장치의 다른 예의 구성을 도 7에 나타낸다. 이 도 7에 나타낸 액정구동용 반도체장치는, RAM셀(53)이 2개의 트랜지스터와, 2개의 인버터 게이트로 되어 있는 것 이외는 도 6에 나타낸 표시데이터용 RAM(50)과 동일한 구성의 표시데이터용 RAM(50A), 즉 싱글포트 RAM(50A)과, 세그먼트전극 구동회로(46)를 갖추고 있다. 이 싱글포트 RAM(50A)에 있어서는, 각 메모리셀(53)은 6개의 트랜지스터로 구성되기 때문에, 칩사이즈(chip size)가 도 6에 나타낸 액정구동용 반도체장치에 비해 작다고 하는 이점이 있다.
그러나, 도 7에 나타낸 종래의 액정구동용 반도체장치에 있어서는, RAM(50A)이 싱글포트(single port), 즉 표시용 데이터의 출력포트와, CPU 억세스용의 입출력포트가 공용이기 때문에, CPU로부터 비동기로 RAM(50A)을 억세스할 수 없다. 이 때문에, 액정표시부가 RAM(50A)으로부터 데이터를 취입하려고 하고 있을 때에 CPU가 억세스동작하고자 하는 경우는, CPU 또는 액정표시부의 어느 한쪽에 우선권을 갖게 하고, 다른쪽을 대기시킬 필요가 있다. 액정표시부는 일정의 사이클에서 데이터를 취입하기 때문에, CPU에 우선권을 갖게 한 경우는 데이터가 CPU에 의해 RAM(50A)에 기록되지만, 이 데이터는 CPU 억세스용의 입출력포트 즉 표시용 데이터용의 출력포트에 남아 있다. 이때, 액정표시부가 표시데이터를 RAM(50A)으로부터 취입하려고 하면, CPU에 의해 기록된 데이터가 표시용 데이터로서 취입된다. 이 데이터는 일반적으로 본래 표시하고자 한 데이터와는 다르고 또한 이미 표시되어 있는 데이터와는 상관이 없기 때문에, 표시된 경우에는 액정표시부(2)의 표시화면이 조금씩 날려 화질이 열화된다고 하는 문제가 있다. 또, 액정표시부에 우선권을 갖게 한 경우에는, CPU에 의한 RAM(50A)으로의 데이터의 기록에 시간이 걸린다고 하는 문제가 있다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 칩사이즈의 증대 및 화질의 열화를 가급적 방지함과 더불어, CPU에 의한 메모리로의 억세스동작을 가급적 단시간에 행할 수 있는 액정구동용 반도체장치 및 액정표시장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 액정구동용 반도체장치는, 액정표시부에 표시되는 표시용 데이터가 기억되는 싱글포트 메모리와, 상기 싱글포트 메모리에 유지된 표시용 데이터를 소정의 사이클에서 취입하여 상기 액정표시부로 송출하는 액정구동회로 및, CPU가 상기 싱글포트 메모리에 억세스하지 않는 경우는 상기 소정의 사이클에서 상기 싱글포트 메모리로부터 표시데이터를 상기 액정구동회로로 취입시켜 이 취입한 데이터를 상기 액정표시부로 송출시키고, 상기 싱글포트 메모리로부터 상기 액정구동회로가 데이터를 취입하고 있을 때에 상기 CPU가 상기 싱글포트 메모리에 억세스한 경우는 상기 CPU에 우선권을 갖게 하도록 상기 액정구동회로의 표시데이터 취입동작을 중지시키고 상기 CPU에 억세스동작시키며, 이 억세스동작 종료 직후에 다시 상기 액정구동회로의 표시데이터 취입동작을 수행시키도록 상기 액정구동회로를 제어하는 제어회로를 구비한 것을 특징으로 한다. 이와 같이 구성된 본 발명의 액정구동용 반도체장치에 의하면, CPU에 우선권을 갖게 하여 CPU의 억세스동작을 수행시키고, 이 억세스동작 종료 직후에 다시 액정구동회로의 표시데이터 취입동작을 행하도록 액정구동회로를 제어회로가 제어한다. 이에 따라, 화질의 열화를 가급적 방지함과 더불어 CPU에 의한 메모리로의 억세스동작을 가급적 단시간에 행할 수 있다.
또, 메모리가 싱글포트 메모리이므로, 칩사이즈의 증대를 가급적 방지할 수 있다.
또 본 발명에 따른 액정구동용 반도체장치는, 액정표시부에 표시되는 표시용 데이터가 기억되는 싱글포트 메모리와; 상기 싱글포트 메모리에 유지된 표시용 데이터를 래치하는 래치회로를 갖추고, 상기 표시용 데이터를 상기 싱글포트 메모리로부터 소정의 사이클에서 취입하여 상기 액정표시부로 송출하는 액정구동회로 및; CPU가 상기 싱글포트 메모리에 억세스동작하는 것을 나타내는 CPU 억세스신호와, 상기 액정구동회로의 표시데이터 취입동작의 사이클과 동기한 소정의 신호에 기초하여, 상기 래치회로의 래치동작을 제어하는 신호를 생성하여 상기 래치회로로 출력하는 제어회로를 구비한 것을 특징으로 한다.
또 본 발명에 따른 액정표시장치는, 상기 액정구동용 반도체장치와, 액정표시부를 구비한 것을 특징으로 한다.
(발명의 실시형태)
이하, 본 발명의 실시형태를 도 1 내지 도 4를 참조하여 설명한다. 도 1은 본 발명에 따른 액정표시장치의 한 실시형태의 구성을 나타낸 블록도이다. 이 실시형태의 액정표시장치는 액정표시부(2)와, 액정구동용 반도체장치를 구비하고 있다. 이 액정구동용 반도체장치는 세그먼트전극 구동회로(액정구동회로라고도 한다; 10)와, 비동기 억세스 제어회로(20) 및, 표시데이터용 RAM(50B)을 갖추고 있다.
표시데이터용 RAM(50B)은, 매트릭스모양으로 배열된 복수의 RAM셀(53)로 이루어진 셀어레이(51A)와, 어드레스 디코더(55), 인버터 게이트(56), 표시데이터 독출 카운터/디코더(57), I/F(인터페이스)제어회로(60), 데이터 I/O회로(62) 및, 발진회로(65)를 구비하고 있다. 그리고, 각 RAM셀(53)은 2개의 트랜지스터와, 2개의 인버터 게이트로 이루어진 래치회로로 구성되어 있고, 표시데이터용 RAM(50B)은 싱글포트 RAM의 구성으로 되어 있다.
액정표시부(2)는, 복수의 공통전극이 병행하여 배열된 제1투명기판과, 복수의 세그먼트전극이 병행하여 배열된 제2투명기판을, 상기 세그먼트전극과 공통전극이 교차하도록 대향배치하고, 상기 제1 및 제2투명기판 사이에 액정층이 끼워 넣어진 구조를 갖추고 있다. 또, 각 공통전극에는 각각 다른 1개의 주사선이 접속되고, 각 세그먼트전극에는 각각 다른 1개의 신호선이 접속되어 있다. 이들 신호선의 타단은 세그먼트전극 구동회로(10)의 출력단에 접속되어 있다.
한편, 공통전극은 도 5에 나타낸 바와 같은 공통전극 구동회로에 의해 1개의 주사선이 선택됨으로써 구동되는 구성으로 되어 있다.
세그먼트전극 구동회로(10)는 각 신호선마다 센스회로(12)와, 래치회로(14, 16) 및, 구동회로(18)를 갖추고 있다. 센스회로(12)는 RAM셀(53)로부터의 데이터를 센스한다. 래치회로(14)는 비동기 억세스 제어회로(20)로부터 출력되는 래치신호(SL2)에 기초하여 센스회로(12)의 출력을 래치한다. 래치회로(16)는 표시데이터 독출 카운터/디코더(57)로부터 출력되는 래치신호(SL1)의 반전신호에 기초하여 래치회로(14)의 출력을 래치한다. 구동회로(18)는 래치회로(16)의 출력을 대응하는 신호선으로 송출한다. 여기서, 래치회로(14, 16)는 각각 도 2에 나타낸 바와 같이 2개의 클록제어 인버터 게이트(clocked inverter gate)와 1개의 인버터 게이트로 구성된다. 그리고, 클록제어 인버터 게이트의 클록단자에는 래치신호(SL)와 그 반전신호가 입력된다. 비동기 억세스 제어회로(20)는 I/F제어회로(60)로부터 전송되어 오는 CPU 억세스신호와, 표시데이터 독출 카운터/디코더(57)로부터의 래치신호(SL1)에 기초하여 래치신호(SL2)를 발생시킨다.
다음에는 본 실시형태의 동작을 설명한다.
도시하지 않은 CPU가 표시데이터용 RAM(50B)에 억세스하는 경우는, 먼저 상기 CPU로부터 I/F제어회로(60)로 I/F신호가 전송된다. 이 I/F제어회로(60)에 의해 어드레스 디코더(55) 및 데이터 I/O회로(62)가 활성화됨과 더불어, I/F제어회로(60)로부터 비동기 억세스 제어회로(20)로 CPU 억세스신호가 전송된다. 또, 이때 CPU 억세스신호가 인버터 게이트(56)를 매개로 하여 표시데이터 독출 카운터/디코더(57)에 입력되고 있으므로, 표시데이터 독출 카운터/디코더(57)가 불활성(不活性)으로 된다. 상기 CPU에 의해 결정된 어드레스가 어드레스버스를 매개로 하여 어드레스 디코더(55)에 입력되어 디코드되고, 상기 어드레스에 따른 표시데이터용 RAM(50B)의 RAM셀(53)이 선택된다. 그리고, 데이터를 표시데이터용 RAM(50B)에 기록할 때에는, 데이터버스를 매개로 하여 전송되어 온 데이터가 데이터 I/O회로(62)를 매개로 하여 표시데이터용 RAM(50B)의 상기 선택된 RAM셀(53)에 기록된다. 또, 데이터를 독출할 때에는, 표시데이터용 RAM(50B)의 상기 선택된 RAM셀(53)로부터 데이터 I/O회로(62)를 매개로 하여 데이터가 독출되어 데이터버스로 전송된다.
이에 대해 CPU가 표시데이터용 RAM(50B)에 억세스하지 않는 경우, 즉 표시데이터용 RAM(50B)으로부터 액정표시부(2)로 데이터를 송출하는 경우는, I/F제어회로(60)로부터 CPU 억세스신호가 발생하지 않기 때문에, 표시데이터 독출 카운터/디코더(57)가 활성상태로 되어 있다. 이때, 발진회로(65)로부터 클록신호가 발생되고, 이 클록신호에 기초하여 표시데이터 독출 카운터/디코더(57)로부터 선택신호가 RAM(50B)으로 송출된다. 그리고, 이 선택신호에 의해 대응하는 RAM셀(53)로부터 데이터가 독출되고, 독출된 데이터가 세그먼트전극 구동회로(10)로 송출된다. 한편, 이 데이터의 독출, 즉 세그먼트전극 구동회로(10)의 데이터의 취입은, 소정의 사이클에서 수행된다. 세그먼트전극 구동회로(10)로 송출된 데이터는 센스회로(12)에 의해 센스된 후, 비동기 억세스 제어회로(20)로부터의 래치신호(SL2)에 기초하여 래치회로(14)에 있어서 래치된다. 그 후, 래치회로(14)의 출력은 표시데이터 독출 카운터/디코더(57)로부터의 래치신호(SL1)의 반전신호에 기초하여 래치회로(16)에 있어서 래치된다. 그리고, 이 래치회로(16)의 출력은 구동회로를 매개로 하여 대응하는 신호선으로 전송되어 액정표시부(2)에 표시된다.
다음에는, 비동기 억세스 제어회로(20)로부터 래치신호(SL2)가 어떠한 타이밍에서 출력되는가에 대해 설명하기 전에, 비동기 억세스 제어회로(20)의 구체적인 구성례에 대해 설명한다.
본 실시형태의 액정표시장치에 관련된 비동기 억세스 제어회로(20)의 한 구체예의 구성을 도 3a에 나타낸다. 이 구체예의 비동기 억세스 제어회로(20)는, 인버터 게이트(21, 23, 25, 29)와, 3입력 NOR 게이트(22, 24, 28), 지연회로(26) 및, RS 플립플롭회로(27, 30)를 갖추고 있다.
래치신호(SL1)는 인버터 게이트(21)의 입력단자 및 RS 플립플롭회로(30)의 리세트단자로 전송된다. 인버터 게이트(21)의 출력은 NOR 게이트(22, 24)의 입력단자로 전송된다. NOR 게이트(22)의 출력은 인버터 게이트(23)를 매개로 하여 RS 플립플롭회로(27)의 세트단자에 입력된다. CPU 억세스신호는 NOR 게이트(22, 24, 28)의 입력단자로 전송된다. 이 RS 플립플롭회로(27)의 출력은 래치신호(SL2)로서 출력됨과 더불어 지연회로(26)의 입력단자 및 NOR 게이트(28)의 입력단자로 전송되고 있다. 지연회로(26)의 출력은 NOR 게이트(24)의 입력단자로 전송됨과 더불어, 인버터 게이트(25)를 매개로 하여 NOR 게이트(28)의 입력단자로도 전송된다. NOR 게이트(28)의 출력은 인버터 게이트(29)를 매개로 하여 RS 플립플롭회로(30)의 세트단자로 전송된다. RS 플립플롭회로(30)의 출력은 NOR 게이트(22)의 입력단자로 전송되는 구성으로 되어 있다. 여기서, RS 플립플롭회로(27, 30)는 각각 도 3b에 나타낸 바와 같이 2개의 NAND 게이트와, 1개의 인버터 게이트로 구성된다.
다음에는 이 비동기 억세스 제어회로(20)로부터 래치신호(SL2)가 어떠한 타이밍에서 출력되는가에 대해 도 4를 참조하여 설명한다.
① 도 4에 나타낸 T1의 타이밍의 경우, 즉 래치신호(SL1)가 "H"일 때에 CPU로부터 RAM(50B)으로의 억세스가 없는 경우, 래치신호(SL1)의 상승에 동기하여 지연회로(26)의 지연시간만큼의 펄스신호가 래치신호(SL2)로서 출력되고, RAM(50B)의 셀로부터 독출된 데이터는 센스회로(12)를 통해 래치회로(14)에 래치된다. 이 지연시간은 RAM셀(53)로부터의 데이터 독출에 필요한 시간에 의해 결정된다. 그 후, 래치신호(SL1)가 "L"로 됨으로써, 래치회로(14)의 출력이 래치회로(16)에 취입된다. 이때, 세그먼트전극 구동회로(10)에 의한 데이터의 취입동작과 표시데이터 독출 카운터/디코더(57)로부터 출력되는 래치신호(SL1)는 서로 동기하고 있다.
② 도 4에 나타낸 T2의 타이밍의 경우, 즉 CPU가 RAM(50B)에 억세스하고 있을 때에 래치신호(SL1)가 "H"상태로 된 경우는, CPU의 RAM(50B)의 억세스가 우선되어 CPU의 억세스종료 직후에 지연회로(26)의 지연시간만큼의 펄스신호가 래치신호(SL2)로서 출력된다. 이 래치신호(SL2)에 기초하여, RAM셀(53)로부터 독출된 데이터가 센스회로(12)를 매개로 하여 래치회로(14)에 래치된다. 이 래치된 데이터는 래치신호(SL1)가 "L"로 됨으로써 래치회로(16)에 취입된다.
③ 도 4에 나타낸 T3의 타이밍의 경우, 즉 래치신호(SL1)의 상승에 동기하여 래치신호(SL2)를 출력하기는 했으나, 도중에서 CPU의 억세스동작이 시작되어 버린 경우는, CPU의 억세스동작이 우선되고, 래치동작이 중지된다. 그리고, CPU의 억세스가 종료한 후에 다시 지연회로(26)의 지연시간만큼의 펄스신호가 래치신호(SL2)로서 출력된다. 이 래치신호(SL2)에 기초하여, RAM셀(53)로부터의 데이터가 센스회로(12)를 매개로 하여 래치회로(14)에 래치된다. 이 래치된 데이터는 래치신호(SL1)가 "L"로 됨으로써 래치회로(16)에 취입된다.
④ 도 4에 나타낸 T4의 타이밍의 경우, 즉 래치동작이 수행되고 있지 않을 때에 CPU의 억세스동작이 있었던 경우는, 래치신호(SL2)는 출력되지 않고, CPU의 억세스동작만이 수행된다.
⑤ 도 4에 나타낸 T5의 타이밍의 경우, 즉 ②의 경우가 일어난 후, 래치신호(SL1)가 "H"상태인 동안에 다시 CPU의 억세스동작이 있었던 경우는, 이때 본래의 래치 타이밍내이지만, 이미 한번 정상적으로 래치동작이 수행되어 있으므로, CPU의 억세스동작만을 수행하고, 래치신호(SL2)는 출력하지 않는다.
이상 설명한 바와 같이 본 실시형태에 있어서는, 내장하는 표시데이터용 RAM(50B)으로서 싱글포트 RAM을 사용하고, 또한 액정표시부(2)가 표시데이터를 표시데이터용 RAM(50B)으로부터 한창 독출하고 있을 때에 CPU로부터의 억세스가 있었던 경우에는, CPU에 우선권을 갖게 하여 CPU의 억세스동작을 먼저 수행시키고, 이 억세스동작 종료 직후에 다시 표시용 데이터를 RAM(50B)으로부터 독출하여 액정표시부(2)로 전송하도록 구성되어 있다(도 4의 타이밍(T3) 참조). 이에 따라, 칩사이즈의 증대 및 화질의 열화를 가급적 방지할 수 있다. 또, CPU에 우선권을 갖게 함으로써, CPU에 의한 억세스동작을 가급적 단시간에 행하는 것이 가능하게 된다. 게다가, 본 실시형태에 있어서는, RAM셀(53)로부터 출력된 표시용 데이터는, 일단 래치신호(SL2)에 의해 래치회로(14)에 유지되고, 다음에 래치신호(SL1)의 반전신호에 의해 래치회로(16)에 유지되고 있다. 즉, 액정표시부(2)로는 반드시 래치신호(SL1)의 상승에지에 동기하여 출력된다. 이 때문에, 액정표시부(2)로의 출력은 래치신호(SL2)의 래치위치에는 의존하지 않고, 액정표시부의 표시는 상기 래치위치에 따른 영향을 받지 않는다.
CPU의 억세스신호의 펄스폭이 (래치신호(SL1)의 펄스폭) - (지연회로의 지연시간)보다 길어져 버린 경우, 본 실시형태에 관련된 비동기 억세스 제어회로는 사용할 수 없지만, 통상 래치신호(SL1)의 펄스폭에 대해 CPU의 억세스신호의 펄스폭은 충분히 좁기 때문에, 특별히 문제는 없다.
또한, 상기 실시형태의 액정표시부(2)는 단순 매트릭스형이었지만, 액티브 매트릭스(active matrix)형이어도 좋은 것은 말할 필요도 없다.
또한, 상기 실시형태에 있어서는, 표시데이터용 RAM은 SRAM(Static Random Access Memory)이었지만, DRAM(Dynamic Random Access Memory)이어도 좋다. 또, 주사방향의 메모리셀로부터 일괄하여 표시데이터를 독출하는 것이 가능한 메모리이면 상기 표시데이터용 RAM의 대신으로 사용할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 칩사이즈의 증대 및 화질의 열화를 가급적 방지함과 더불어, CPU에 의한 메모리로의 억세스동작을 가급적 단시간에 행할 수 있다.
도 1은 본 발명에 따른 액정표시장치의 한 실시형태의 구성을 나타낸 블록도,
도 2는 본 발명의 액정표시장치의 세그먼트전극 구동회로에 관련된 래치회로의 구성을 나타낸 회로도,
도 3은 본 발명에 따른 액정표시장치에 관련된 비동기 억세스 제어회로의 한 구체적인 구성을 나타낸 회로도,
도 4는 비동기 억세스 제어회로의 동작을 설명하는 타이밍챠트,
도 5는 단순 매트릭스형 액정표시장치의 구성을 나타낸 블록도,
도 6은 종래의 액정구동용 반도체장치의 구성을 나타낸 블록도,
도 7은 종래의 다른 액정구동용 반도체장치의 구성을 나타낸 블록도이다.
＜도면부호의 설명＞
2 --- 액정표시부, 10 --- 세그먼트전극 구동회로,
12 --- 센스회로, 14 --- 래치회로,
16 --- 래치회로, 18 --- 구동회로,
20 --- 비동기 억세스 제어회로, 50 --- 표시데이터용 RAM,
50A --- 표시데이터용 RAM, 50B --- 표시데이터용 RAM,
51 --- 셀어레이, 51A --- 셀어레이,
52 --- RAM 셀, 53 --- RAM 셀,
55 --- 어드레스 디코더, 56 --- 인버터 게이트,
57 --- 표시데이터 독출 카운터/디코더,
60 --- I/F제어회로, 62 --- 데이터 I/O회로,
65 --- 발진회로.

Claims (9)

  1. 액정표시부에 표시되는 표시용 데이터가 기억되는 싱글포트 메모리와,
    상기 싱글포트 메모리에 유지된 표시용 데이터를 소정의 사이클에서 취입하여 상기 액정표시부로 송출하는 액정구동회로 및,
    CPU가 상기 싱글포트 메모리에 억세스하지 않는 경우는 상기 소정의 사이클에서 상기 싱글포트 메모리로부터 표시데이터를 상기 액정구동회로로 취입시켜 이 취입한 데이터를 상기 액정표시부로 송출시키고, 상기 싱글포트 메모리로부터 상기 액정구동회로가 데이터를 취입하고 있을 때에 상기 CPU가 상기 싱글포트 메모리에 억세스한 경우는 상기 CPU에 우선권을 갖게 하도록 상기 액정구동회로의 표시데이터 취입동작을 중지시키고 상기 CPU에 억세스동작시키며, 이 억세스동작 종료 직후에 다시 상기 액정구동회로의 표시데이터 취입동작을 수행시키도록 상기 액정구동회로를 제어하는 제어회로를 구비한 것을 특징으로 하는 액정구동용 반도체장치.
  2. 제1항에 있어서, 상기 제어회로는, 상기 CPU가 상기 싱글포트 메모리에 억세스동작하고 있을 때에 상기 액정구동회로의 표시데이터 취입 개시의 타이밍으로 된 경우는 상기 액정구동회로의 표시데이터 취입동작을 정지시키고, 상기 CPU의 억세스동작 종료 직후에 상기 액정구동회로의 표시데이터 취입동작을 행하도록 제어하는 것을 특징으로 하는 액정구동용 반도체장치.
  3. 액정표시부에 표시되는 표시용 데이터가 기억되는 싱글포트 메모리와,
    상기 싱글포트 메모리에 유지된 표시용 데이터를 래치하는 래치회로를 갖추고, 상기 표시용 데이터를 상기 싱글포트 메모리로부터 소정의 사이클에서 취입하여 상기 액정표시부로 송출하는 액정구동회로 및,
    CPU가 상기 싱글포트 메모리에 억세스동작하는 것을 나타내는 CPU 억세스신호와, 상기 액정구동회로의 표시데이터 취입동작의 사이클과 동기한 소정의 신호에 기초하여, 상기 래치회로의 래치동작을 제어하는 신호를 생성하여 상기 래치회로로 출력하는 제어회로를 구비한 것을 특징으로 하는 액정구동용 반도체장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 액정구동회로는, 제1래치신호에 기초하여 상기 싱글포트 메모리로부터의 표시용 데이터를 래치하는 제1래치회로와,
    제2래치신호에 기초하여 상기 제1래치회로의 출력을 래치하는 제2래치회로를 갖추고,
    상기 제어회로는, 상기 CPU가 상기 싱글포트 메모리에 억세스동작하는 것을 나타내는 CPU 억세스신호와, 상기 제2래치신호에 기초하여 상기 제1래치신호를 출력하는 것을 특징으로 하는 액정구동용 반도체장치.
  5. 제4항에 있어서, 상기 제1 및 제2래치회로는, 상기 싱글포트 메모리의 각 출력포트마다 설치되어 있는 것을 특징으로 하는 액정구동용 반도체장치.
  6. 제4항에 있어서, 상기 제어회로는, 상기 제2래치신호의 반전신호를 각각 1개의 입력단에 받고, 상기 CPU 억세스신호를 각각 나머지의 입력단 중의 1개로 받는 제1 및 제2의 3입력 NOR 게이트와, 상기 제1의 3입력 NOR 게이트의 출력의 반전신호를 세트단자에 받고, 상기 제2의 3입력 NOR 게이트의 출력을 리세트단자에 받는 제1의 RS 플립플롭회로, 이 제1의 RS 플립플롭회로의 출력을 소정시간 지연시키는 지연회로, 상기 제1의 RS 플립플롭회로의 출력 및 상기 지연회로의 출력의 반전신호 및 상기 CPU 억세스신호를 받는 제3의 3입력 NOR 게이트, 이 제3의 3입력 NOR 게이트의 출력의 반전신호를 세트단자에 받고, 상기 제2래치신호를 리세트단자에 받는 제2의 RS 플립플롭회로를 구비하고, 상기 제1의 3입력 NOR 게이트는 나머지의 다른 입력단으로 상기 제2의 RS 플립플롭회로의 출력을 받고, 상기 제2의 3입력 NOR 게이트는 나머지의 다른 입력단으로 상기 지연회로의 출력을 받으며, 상기 제1의 RS 플립플롭회로의 출력단으로부터 상기 제1래치신호가 출력되는 것을 특징으로 하는 액정구동용 반도체장치.
  7. 제5항에 있어서, 상기 제어회로는, 상기 제2래치신호의 반전신호를 각각 1개의 입력단에 받고, 상기 CPU 억세스신호를 각각 나머지의 입력단 중의 1개로 받는 제1 및 제2의 3입력 NOR 게이트와, 상기 제1의 3입력 NOR 게이트의 출력의 반전신호를 세트단자에 받고, 상기 제2의 3입력 NOR 게이트의 출력을 리세트단자에 받는 제1의 RS 플립플롭회로, 이 제1의 RS 플립플롭회로의 출력을 소정시간 지연시키는 지연회로, 상기 제1의 RS 플립플롭회로의 출력 및 상기 지연회로의 출력의 반전신호 및 상기 CPU 억세스신호를 받는 제3의 3입력 NOR 게이트, 이 제3의 3입력 NOR 게이트의 출력의 반전신호를 세트단자에 받고, 상기 제2래치신호를 리세트단자에 받는 제2의 RS 플립플롭회로를 구비하고, 상기 제1의 3입력 NOR 게이트는 나머지의 다른 입력단으로 상기 제2의 RS 플립플롭회로의 출력을 받고, 상기 제2의 3입력 NOR 게이트는 나머지의 다른 입력단으로 상기 지연회로의 출력을 받으며, 상기 제1의 RS 플립플롭회로의 출력단으로부터 상기 제1래치신호가 출력되는 것을 특징으로 하는 액정구동용 반도체장치.
  8. 제1항 내지 제3항 또는 제5항 내지 제7항 중 어느 한 항에 기재된 액정구동용 반도체장치와, 상기 액정표시부를 구비한 것을 특징으로 하는 액정표시장치.
  9. 제4항에 기재된 액정구동용 반도체장치와, 상기 액정표시부를 구비한 것을 특징으로 하는 액정표시장치.
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