JP2820157B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2820157B2 JP2820157B2 JP1241822A JP24182289A JP2820157B2 JP 2820157 B2 JP2820157 B2 JP 2820157B2 JP 1241822 A JP1241822 A JP 1241822A JP 24182289 A JP24182289 A JP 24182289A JP 2820157 B2 JP2820157 B2 JP 2820157B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体メモリ装置、特に、制御手段から所定のサイク
ル・タイムで更新および供給されるアドレス情報に基づ
いてチップ内の所定のアドレスから記憶データを読み出
すランダム・アクセス型のメモリに関し、 コラムアドレス信号のみが変化した場合のデータ読み
出し時における無駄な時間消費を無くし、ひいては高速
動作に寄与させることを目的とし、 前記アドレス情報のうちのロウアドレスに応答し、該
ロウアドレスの少なくとも１ビットが変化したことを検
出した時にセットされて状態信号を出力し、所定時間経
過後にリセットされて該状態信号の出力を停止する手段
を具備し、前記所定時間は選択アドレスに対応する記憶
データが出力端子に読み出されるまでに要する時間に設
定され、前記状態信号は前記制御手段に対し前記アドレ
ス情報の更新を停止させるために供されるよう構成す
る。
ル・タイムで更新および供給されるアドレス情報に基づ
いてチップ内の所定のアドレスから記憶データを読み出
すランダム・アクセス型のメモリに関し、 コラムアドレス信号のみが変化した場合のデータ読み
出し時における無駄な時間消費を無くし、ひいては高速
動作に寄与させることを目的とし、 前記アドレス情報のうちのロウアドレスに応答し、該
ロウアドレスの少なくとも１ビットが変化したことを検
出した時にセットされて状態信号を出力し、所定時間経
過後にリセットされて該状態信号の出力を停止する手段
を具備し、前記所定時間は選択アドレスに対応する記憶
データが出力端子に読み出されるまでに要する時間に設
定され、前記状態信号は前記制御手段に対し前記アドレ
ス情報の更新を停止させるために供されるよう構成す
る。
本発明は、半導体メモリ装置に関し、特に、制御手段
（例えばメモリシステム内のCPU）から所定のサイクル
・タイムで更新および供給されるアドレス情報に基づい
てチップ内の所定のアドレスから記憶データを読み出す
ランダム・アクセス型のメモリに関する。
（例えばメモリシステム内のCPU）から所定のサイクル
・タイムで更新および供給されるアドレス情報に基づい
てチップ内の所定のアドレスから記憶データを読み出す
ランダム・アクセス型のメモリに関する。
ランダム・アクセス型のメモリとして、例えばスタテ
ィック・ランダム・アクセス・メモリ（SRAM）を例にと
って説明する。
ィック・ランダム・アクセス・メモリ（SRAM）を例にと
って説明する。
第４図には従来形の一例としてのSRAMの構成が示され
る。
る。
同図において、複数ビットのロウアドレス信号RADDお
よびコラムアドレス信号CADDは、それぞれロウアドレス
・バッファRABおよびコラムアドレス・バッファCABに入
力され、複数対の相補信号RA,RAXおよびCA,CAXが形成さ
れる。ロウアドレス相補信号RA,RAXはロウデコーダRDに
入力され、行選択信号Ｘが形成される。一方、コラムア
ドレス相補信号CA,CAXはコラムデコーダCDに入力され、
列選択信号Ｙが形成される。記憶情報を保持するメモリ
セルアレイMCは複数の行および列のマトリクスで構成さ
れ、各交差部にはSRAMセル（第５図参照）が配置されて
いる 行選択信号Ｘによって選択された行に属するセルの記
憶情報は、複数対のビット線BL,BLXに読み出され、トラ
ンスファゲートTRに送られる。トランスファゲートTR
は、これらの複数対のビット線のうち、列選択信号Ｙに
よって指定された１対のビット線を選択し、該選択した
ビット線上のデータを対応する１対のデータバス線DB,D
BXに出力する。この出力されたデータは、さらに出力バ
ッファOBによりセンスされて出力データDOUTとして出力
される。なお、IBは入力バッファであり、アクティブ・
ローの書き込み制御信号WEXおよび入力データDINに基づ
きデータバス線のレベルを所定レベルに強制して書き込
みを行うためのものである。
よびコラムアドレス信号CADDは、それぞれロウアドレス
・バッファRABおよびコラムアドレス・バッファCABに入
力され、複数対の相補信号RA,RAXおよびCA,CAXが形成さ
れる。ロウアドレス相補信号RA,RAXはロウデコーダRDに
入力され、行選択信号Ｘが形成される。一方、コラムア
ドレス相補信号CA,CAXはコラムデコーダCDに入力され、
列選択信号Ｙが形成される。記憶情報を保持するメモリ
セルアレイMCは複数の行および列のマトリクスで構成さ
れ、各交差部にはSRAMセル（第５図参照）が配置されて
いる 行選択信号Ｘによって選択された行に属するセルの記
憶情報は、複数対のビット線BL,BLXに読み出され、トラ
ンスファゲートTRに送られる。トランスファゲートTR
は、これらの複数対のビット線のうち、列選択信号Ｙに
よって指定された１対のビット線を選択し、該選択した
ビット線上のデータを対応する１対のデータバス線DB,D
BXに出力する。この出力されたデータは、さらに出力バ
ッファOBによりセンスされて出力データDOUTとして出力
される。なお、IBは入力バッファであり、アクティブ・
ローの書き込み制御信号WEXおよび入力データDINに基づ
きデータバス線のレベルを所定レベルに強制して書き込
みを行うためのものである。
第５図には、上述したSRAMのメモリセルとその周辺の
回路構成が示される。
回路構成が示される。
ここでは、SRAMセルは、１対のドライバ用、トランジ
スタQ1,Q2とそれに対応する１対の負荷素子R1,R2からな
るフリップフロップと、該フリップフロップの１対の出
力ノードN1,N2と相補ビット線BL,BLXの間にそれぞれ接
続されたトランスファゲート用トランジスタQ3,Q4とか
ら構成されている。また、R3,R4はそれぞれビット線BL,
BLXの負荷素子、Q5,Q6はそれぞれビット線BL,BLXとデー
タバス線DB,DBXの間を接続するためのトランジスタを示
し、該トランジスタはコラムデコーダCDの出力Ｙの論理
レベルに応じてオン・オフされる。ロウデコーダRDおよ
びコラムデコーダCDは、一般的に図のように多入力ノア
（NOR）回路によって構成される。
スタQ1,Q2とそれに対応する１対の負荷素子R1,R2からな
るフリップフロップと、該フリップフロップの１対の出
力ノードN1,N2と相補ビット線BL,BLXの間にそれぞれ接
続されたトランスファゲート用トランジスタQ3,Q4とか
ら構成されている。また、R3,R4はそれぞれビット線BL,
BLXの負荷素子、Q5,Q6はそれぞれビット線BL,BLXとデー
タバス線DB,DBXの間を接続するためのトランジスタを示
し、該トランジスタはコラムデコーダCDの出力Ｙの論理
レベルに応じてオン・オフされる。ロウデコーダRDおよ
びコラムデコーダCDは、一般的に図のように多入力ノア
（NOR）回路によって構成される。
以上に説明したSRAMにおいて、マトリクス構成された
メモリからの読み出し速度は、ロウアドレス信号RADDが
変化した場合とコラムアドレス信号CADDが変化した場合
とで異なる。
メモリからの読み出し速度は、ロウアドレス信号RADDが
変化した場合とコラムアドレス信号CADDが変化した場合
とで異なる。
第６図はこの様子を図示したもので、（ａ）はロウア
ドレス信号RADDのみが変化した場合、（ｂ）はコラムア
ドレス信号CADDのみが変化した場合を示している。
ドレス信号RADDのみが変化した場合、（ｂ）はコラムア
ドレス信号CADDのみが変化した場合を示している。
まず、ロウアドレス信号RADDが変化した場合は、アド
レスの切り替わりによって前サイクルで選択されていた
行選択線のレベルが立ち下がる（破線表示）と共に、新
しく選択された行選択線のレベルが立ち上がる（実線表
示）。これを受けてビット線BL,BLXには、前サイクルの
読み出しデータに替わって新しいデータが読み出されて
くる。この時点では列選択線は既に選択されている（す
なわち列選択信号Ｙのレベルは“H"レベルである）か
ら、データバス線DB,DBXにはビット線の動きがほぼその
まま現れる。データバス線DB,DBXに読み出されたデータ
は、出力バッファOBの動作遅延時間後に波形成形されて
出力される（DOUT）。
レスの切り替わりによって前サイクルで選択されていた
行選択線のレベルが立ち下がる（破線表示）と共に、新
しく選択された行選択線のレベルが立ち上がる（実線表
示）。これを受けてビット線BL,BLXには、前サイクルの
読み出しデータに替わって新しいデータが読み出されて
くる。この時点では列選択線は既に選択されている（す
なわち列選択信号Ｙのレベルは“H"レベルである）か
ら、データバス線DB,DBXにはビット線の動きがほぼその
まま現れる。データバス線DB,DBXに読み出されたデータ
は、出力バッファOBの動作遅延時間後に波形成形されて
出力される（DOUT）。
一方、コラムアドレス信号CADDのみが変化した場合
は、アドレスが切り替わった時点では既にビット線BL,B
LXにはメモリセルからの読み出しデータが出力されてお
り、アドレスの変化に伴って新しい列選択線が選択され
てそのレベルが立ち上がる（実線表示）と、ビット線B
L,BLXのレベルがデータバス線DB,DBXに転送される。デ
ータバス線に読み出されたデータは、同様に出力バッフ
ァOBの動作遅延時間後に波形成形されて出力される。
は、アドレスが切り替わった時点では既にビット線BL,B
LXにはメモリセルからの読み出しデータが出力されてお
り、アドレスの変化に伴って新しい列選択線が選択され
てそのレベルが立ち上がる（実線表示）と、ビット線B
L,BLXのレベルがデータバス線DB,DBXに転送される。デ
ータバス線に読み出されたデータは、同様に出力バッフ
ァOBの動作遅延時間後に波形成形されて出力される。
上記２つの動作モードにおける読み出し速度を比較す
ると、行選択線Ｘには多数のメモリセルのトランスファ
ゲート（第５図のトランジスタQ3,Q4）が負荷容量とし
て付加されるが、列選択線Ｙにはビット線とデータバス
線の間に介挿されている２つのコラム・トランスファゲ
ート（同図のトランジスタQ5,Q6）が付加されているの
みである。従って、行選択線に関する動作の方が列選択
線のそれよりも遅くなる。
ると、行選択線Ｘには多数のメモリセルのトランスファ
ゲート（第５図のトランジスタQ3,Q4）が負荷容量とし
て付加されるが、列選択線Ｙにはビット線とデータバス
線の間に介挿されている２つのコラム・トランスファゲ
ート（同図のトランジスタQ5,Q6）が付加されているの
みである。従って、行選択線に関する動作の方が列選択
線のそれよりも遅くなる。
また、ロウアドレス信号RADDの変化を受けてセル情報
を読み出す場合は、メモリセルはビット線とデータバス
線の容量を共に駆動しなければならないのに対し、コラ
ムアドレス信号CADDのみの変化を受けてセル情報を読み
出す場合には、セルの情報は既にビット線に読み出され
ている（すなわちビット線負荷容量は既に駆動済みであ
る）ため、実質的にはデータバス線の容量のみを駆動す
ればよいことになる。
を読み出す場合は、メモリセルはビット線とデータバス
線の容量を共に駆動しなければならないのに対し、コラ
ムアドレス信号CADDのみの変化を受けてセル情報を読み
出す場合には、セルの情報は既にビット線に読み出され
ている（すなわちビット線負荷容量は既に駆動済みであ
る）ため、実質的にはデータバス線の容量のみを駆動す
ればよいことになる。
従って、ロウアドレス信号RADDが変化した場合の読み
出しに要する時間（tACRとする）は、コラムアドレス信
号CADDのみが変化した場合の読み出しに要する時間（tA
CCとする）に比して必然的に長くなり、一般にはtACRは
tACCの1.5倍〜２倍である。
出しに要する時間（tACRとする）は、コラムアドレス信
号CADDのみが変化した場合の読み出しに要する時間（tA
CCとする）に比して必然的に長くなり、一般にはtACRは
tACCの1.5倍〜２倍である。
ところで一般のメモリシステムでは、サイクル・タイ
ムはメモリの最大アクセス時間を見込んで設定されるの
が普通であり、例えば上の例ではtACR以上に設定され
る。そのため、アドレスの変化がメモリのコラムアドレ
ス信号CADDのみに起こった場合には、（tACR−tACC）に
相当する時間は無駄に費やされることになる。
ムはメモリの最大アクセス時間を見込んで設定されるの
が普通であり、例えば上の例ではtACR以上に設定され
る。そのため、アドレスの変化がメモリのコラムアドレ
ス信号CADDのみに起こった場合には、（tACR−tACC）に
相当する時間は無駄に費やされることになる。
以上説明したように、従来技術においてはメモリのサ
イクル・タイムは一定に設定されているため、アドレス
の変化時にメモリの読み出しデータが既にビット線に出
力されている場合（すなわちメモリのコラムアドレス信
号CADDのみが変化した場合）には無駄な時間を費やすこ
とになる。
イクル・タイムは一定に設定されているため、アドレス
の変化時にメモリの読み出しデータが既にビット線に出
力されている場合（すなわちメモリのコラムアドレス信
号CADDのみが変化した場合）には無駄な時間を費やすこ
とになる。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、コラムアドレス信号のみが変化した場合の
データ読み出し時における無駄な時間消費を無くし、ひ
いては高速動作に寄与させることができる半導体メモリ
装置を提供することを目的としている。
れたもので、コラムアドレス信号のみが変化した場合の
データ読み出し時における無駄な時間消費を無くし、ひ
いては高速動作に寄与させることができる半導体メモリ
装置を提供することを目的としている。
上述した従来技術の課題を解決するため、本発明によ
れば、制御手段から所定のサイクル・タイムで更新およ
び供給されるアドレス情報に基づいてチップ内の所定の
アドレスから記憶データを読み出す半導体メモリ装置で
あって、前記アドレス情報のうちのロウアドレスに応答
し、該ロウアドレスの少なくとも１ビットが変化したこ
とを検出した時にセットされて情報信号に出力し、所定
時間経過後にリセットされて該状態信号の出力を停止す
る手段を具備し、前記所定時間は選択アドレスに対応す
る記憶データが出力端子に読み出されるまでに要する時
間に設定され、前記状態信号は前記制御手段に対し前記
アドレス情報の更新を停止させるために供されることを
特徴とする半導体メモリ装置が提供される。
れば、制御手段から所定のサイクル・タイムで更新およ
び供給されるアドレス情報に基づいてチップ内の所定の
アドレスから記憶データを読み出す半導体メモリ装置で
あって、前記アドレス情報のうちのロウアドレスに応答
し、該ロウアドレスの少なくとも１ビットが変化したこ
とを検出した時にセットされて情報信号に出力し、所定
時間経過後にリセットされて該状態信号の出力を停止す
る手段を具備し、前記所定時間は選択アドレスに対応す
る記憶データが出力端子に読み出されるまでに要する時
間に設定され、前記状態信号は前記制御手段に対し前記
アドレス情報の更新を停止させるために供されることを
特徴とする半導体メモリ装置が提供される。
上述した構成によれば、ロウアドレスが変化してから
選択アドレスのデータが出力端子に読み出されるまでの
期間のみ状態信号が出力されるため、この状態信号を例
えばビジー（BUSY）信号として制御手段（例えばメモリ
システム内のCPU）にフィードバックすることにより、
ロウアドレスが変化した場合のみ該CPUを一時停止さ
せ、アドレス情報の更新を停止させることができる。通
常のCPUのサイクル・タイムは前記tACC（コラムアドレ
スのみが変化した場合のデータ読み出しに要する時間）
程度に設定することができるため、システムの稼働効率
の改善が図れる。
選択アドレスのデータが出力端子に読み出されるまでの
期間のみ状態信号が出力されるため、この状態信号を例
えばビジー（BUSY）信号として制御手段（例えばメモリ
システム内のCPU）にフィードバックすることにより、
ロウアドレスが変化した場合のみ該CPUを一時停止さ
せ、アドレス情報の更新を停止させることができる。通
常のCPUのサイクル・タイムは前記tACC（コラムアドレ
スのみが変化した場合のデータ読み出しに要する時間）
程度に設定することができるため、システムの稼働効率
の改善が図れる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第１図には本発明の一実施例としての半導体メモリ装
置の構成が示される。
置の構成が示される。
本実施例のメモリはチップの形態を有し、例えばプリ
ント基板上にCPU（中央処理装置）と共に搭載されてシ
ステムの一部を構成している。メモリの構成としては、
従来例として示した第４図の構成に加え、ロウアドレス
信号RADDの少なくとも１ビットの変化を検出するアドレ
ス遷移検出回路ATDと、該検出に基づく出力信号φＳを
所定時間だけ遅延させる遅延回路DLYと、アドレス遷移
検出回路ATDの出力信号φＳに応答してセットされ、遅
延回路DLYの出力φＲに応答してリセットされるフリッ
プフロップ（FF）FFとを追加している。なお、ＣはCPU
であって、システムバスSBを介してメモリ・チップに対
してアクセスのための制御信号やアドレス信号を供給
し、メモリを制御するためのものである。
ント基板上にCPU（中央処理装置）と共に搭載されてシ
ステムの一部を構成している。メモリの構成としては、
従来例として示した第４図の構成に加え、ロウアドレス
信号RADDの少なくとも１ビットの変化を検出するアドレ
ス遷移検出回路ATDと、該検出に基づく出力信号φＳを
所定時間だけ遅延させる遅延回路DLYと、アドレス遷移
検出回路ATDの出力信号φＳに応答してセットされ、遅
延回路DLYの出力φＲに応答してリセットされるフリッ
プフロップ（FF）FFとを追加している。なお、ＣはCPU
であって、システムバスSBを介してメモリ・チップに対
してアクセスのための制御信号やアドレス信号を供給
し、メモリを制御するためのものである。
遅延回路DLYにおける遅延量は、ロウアドレス信号RAD
Dの少なくとも１ビットが変化した時点から、アドレス
アクセスに基づきデータ出力が出力端子DOUTに読み出さ
れるまでに要する時間となるように予め設定されてい
る。また、フリップフロップFFの出力端子Ｑからはビジ
ー信号BUSYXが出力され、システムバスSBを介して、CPU
（中央処理装置）Ｃに軌道信号READYとして供給され
る。このビザー信号BUSYXは、該フリップフロップがセ
ットされた特に“L"レベルに立ち下がり、リセットされ
た時に元の“H"レベルに戻る。
Dの少なくとも１ビットが変化した時点から、アドレス
アクセスに基づきデータ出力が出力端子DOUTに読み出さ
れるまでに要する時間となるように予め設定されてい
る。また、フリップフロップFFの出力端子Ｑからはビジ
ー信号BUSYXが出力され、システムバスSBを介して、CPU
（中央処理装置）Ｃに軌道信号READYとして供給され
る。このビザー信号BUSYXは、該フリップフロップがセ
ットされた特に“L"レベルに立ち下がり、リセットされ
た時に元の“H"レベルに戻る。
次に、第１図のメモリの読み出し動作について第２図
を参照しながら説明する。
を参照しながら説明する。
第２図において、はロウアドレス信号RADDおよびコ
ラムアドレス信号CADDが共に変化した場合、はロウア
ドレス信号RADDのみが変化した場合、そして、はコラ
ムアドレス信号CADDのみが変化した場合を示している。
ラムアドレス信号CADDが共に変化した場合、はロウア
ドレス信号RADDのみが変化した場合、そして、はコラ
ムアドレス信号CADDのみが変化した場合を示している。
およびについては、それぞれロウアドレス信号RA
DDが変化しているので、アドレス遷移検出回路ATDはパ
ルス信号φＳを出力する。遅延回路DLYはこのパルス信
号φＳを前述した所定時間だけ遅延させてパルス信号φ
Ｒを出力する。フリップフロップFFは、パルス信号φＳ
によりセットされてその出力（ビジー信号BUSYX）を
“L"レベルに立ち下げ、次いでパルス信号φＲによりリ
セットされて該ビジー信号BUSYXを元の“H"レベルに戻
す。
DDが変化しているので、アドレス遷移検出回路ATDはパ
ルス信号φＳを出力する。遅延回路DLYはこのパルス信
号φＳを前述した所定時間だけ遅延させてパルス信号φ
Ｒを出力する。フリップフロップFFは、パルス信号φＳ
によりセットされてその出力（ビジー信号BUSYX）を
“L"レベルに立ち下げ、次いでパルス信号φＲによりリ
セットされて該ビジー信号BUSYXを元の“H"レベルに戻
す。
一方、については、ロウアドレス信号RADDは変化し
ないため、ビジー信号BUSYXのレベルは変化せず、元の
“H"レベルのままとなる。
ないため、ビジー信号BUSYXのレベルは変化せず、元の
“H"レベルのままとなる。
第３図は第１図のメモリを使用したCPUシステムの動
作タイミング図を示す。
作タイミング図を示す。
このCPUシステムのサイクル・タイム・すなわちシス
テム・クロックの周期は、該システムに使用しているメ
モリのtACC程度に設定しておく。アドレス信号の変化が
コラムアドレス信号CADDのみで起こった場合には、前述
のように“L"レベルのビジー信号BUSYXは出力されず、
１サイクル・タイム内でメモリ読み出し動作が完了す
る。
テム・クロックの周期は、該システムに使用しているメ
モリのtACC程度に設定しておく。アドレス信号の変化が
コラムアドレス信号CADDのみで起こった場合には、前述
のように“L"レベルのビジー信号BUSYXは出力されず、
１サイクル・タイム内でメモリ読み出し動作が完了す
る。
一方、ロウアドレス信号RADDに変化があった場合は、
ビジー信号BUSYX（CPUの起動信号READY）が“L"レベル
に立ち下がり（図の）、それによってCPUは一時停止
の状態となる。従って、そのサイクルが終了してもCPU
のアドレス出力情報が変化することはなく、結果とし
て、２サイクル・タイム（≒2tACC）に亘ってメモリは
同一アドレスが選択されることになる。
ビジー信号BUSYX（CPUの起動信号READY）が“L"レベル
に立ち下がり（図の）、それによってCPUは一時停止
の状態となる。従って、そのサイクルが終了してもCPU
のアドレス出力情報が変化することはなく、結果とし
て、２サイクル・タイム（≒2tACC）に亘ってメモリは
同一アドレスが選択されることになる。
言い換えると、ロウアドレス信号RADDが変化した場合
のみ、メモリのサイクル・タイムが２倍に延長されるこ
とになる。
のみ、メモリのサイクル・タイムが２倍に延長されるこ
とになる。
なお、CPUがメモリをアクセスする場合、メモリの連
続したアドレスを次々とアクセスすることが多い。これ
は、メモリがプログラムを記憶している場合でも、デー
タを記憶している場合でも同様である。例えばプログラ
ムの場合には、分岐命令が無い限りCPUはメモリをシー
ケンシャルにアクセスして読み出しを行うし、データの
場合にも或るデータはまとまったメモリ領域を確保して
記憶されるのが普通であるから、シーケンシャルなアク
セスが行われる確立が高くなる。
続したアドレスを次々とアクセスすることが多い。これ
は、メモリがプログラムを記憶している場合でも、デー
タを記憶している場合でも同様である。例えばプログラ
ムの場合には、分岐命令が無い限りCPUはメモリをシー
ケンシャルにアクセスして読み出しを行うし、データの
場合にも或るデータはまとまったメモリ領域を確保して
記憶されるのが普通であるから、シーケンシャルなアク
セスが行われる確立が高くなる。
従って、CPUの下位アドレスをメモリのコラムアドレ
スに対応させておけば、CPUがシーケンシャルなアクセ
スを行った場合に、メモリのコラムアドレスのみが変化
することになる。つまり、ビジー信号BUSYXは“H"レベ
ルが維持し、それによってCPUは停止することなくアク
セスを継続するため、規定の１サイクル・タイム内でメ
モリ読み出し動作が完了する。これによって高速動作が
達成される。
スに対応させておけば、CPUがシーケンシャルなアクセ
スを行った場合に、メモリのコラムアドレスのみが変化
することになる。つまり、ビジー信号BUSYXは“H"レベ
ルが維持し、それによってCPUは停止することなくアク
セスを継続するため、規定の１サイクル・タイム内でメ
モリ読み出し動作が完了する。これによって高速動作が
達成される。
以上説明したように本発明によれば、コラムアドレス
信号のみが変化した場合のデータ読み出し時において、
従来見られたような無駄な時間消費を無くすことができ
る。そのため、低速メモリを使用した場合でも、メモリ
システムとしては高速メモリを使用した場合と同等の高
速性能を達成できる。
信号のみが変化した場合のデータ読み出し時において、
従来見られたような無駄な時間消費を無くすことができ
る。そのため、低速メモリを使用した場合でも、メモリ
システムとしては高速メモリを使用した場合と同等の高
速性能を達成できる。
第１図は本発明の一実施例としての半導体メモリ装置の
構成を示すブロック図、 第２図は第１図のメモリの読み出し動作を説明するため
のタイミング図、 第３図は第１図のメモリを使用したCPUシステムの動作
タイミング図、 第４図は従来形の一例としてのSRAMの構成を示すブロッ
ク図、 第５図は第４図におけるメモリセルおよびその周辺の構
成を示す回路図、 第６図（ａ）および（ｂ）は第４図のメモリの読み出し
動作を示すタイミング図、 である。 （符号の説明） ATD……アドレス遷移検出回路、 DLY……遅延回路、 FF……フリップフロップ、 Ｃ……制御手段（CPU）、 RADD……ロウアドレス（信号）、 CADD……コラムアドレス（信号）、 BUSYX……状態信号（ビジー信号）、 tACR……ロウアドレス信号RADDが変化した場合の読み出
しに要する時間）、 tACC……コラムアドレス信号CADDのみが変化した場合の
読み出しに要する時間。
構成を示すブロック図、 第２図は第１図のメモリの読み出し動作を説明するため
のタイミング図、 第３図は第１図のメモリを使用したCPUシステムの動作
タイミング図、 第４図は従来形の一例としてのSRAMの構成を示すブロッ
ク図、 第５図は第４図におけるメモリセルおよびその周辺の構
成を示す回路図、 第６図（ａ）および（ｂ）は第４図のメモリの読み出し
動作を示すタイミング図、 である。 （符号の説明） ATD……アドレス遷移検出回路、 DLY……遅延回路、 FF……フリップフロップ、 Ｃ……制御手段（CPU）、 RADD……ロウアドレス（信号）、 CADD……コラムアドレス（信号）、 BUSYX……状態信号（ビジー信号）、 tACR……ロウアドレス信号RADDが変化した場合の読み出
しに要する時間）、 tACC……コラムアドレス信号CADDのみが変化した場合の
読み出しに要する時間。
Claims (1)
- 【請求項１】制御手段（Ｃ）から所定のサイクル・タイ
ムで更新および供給されるアドレス情報に基づいてチッ
プ内の所定のアドレスから記憶データを読み出す半導体
メモリ装置であって、 前記アドレス情報のうちのロウアドレス（RADD）に応答
し、該ロウアドレスの少なくとも１ビットが変化したこ
とを検出した時にセットされて状態信号（BUSYX）を出
力し、所定時間（tACR）経過後にリセットされて該状態
信号の出力を停止する手段（ATD,DLY,FF）を具備し、 前記所定時間は選択アドレスに対応する記憶データが出
力端子に読み出されるまでに要する時間に設定され、前
記状態信号は前記制御手段に対し前記アドレス情報の更
新を停止させるために供されることを特徴とする半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241822A JP2820157B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241822A JP2820157B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105790A JPH03105790A (ja) | 1991-05-02 |
| JP2820157B2 true JP2820157B2 (ja) | 1998-11-05 |
Family
ID=17080014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241822A Expired - Fee Related JP2820157B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体メモリ装置 |
Country Status (1)
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| JP (1) | JP2820157B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003317472A (ja) | 2002-04-17 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1989
- 1989-09-20 JP JP1241822A patent/JP2820157B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105790A (ja) | 1991-05-02 |
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