JPH03105790A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体メモリ装置、特に、制御手段から所定のサイクル
・タイムで更新および供給されるアドレス情報に基づい
てチップ内の所定のアドレスから記憶データを読み出す
ランダム・アクセス型のメモリに関し、 コラムアドレス信号のみが変化した場合のデータ読み出
し時における無駄な時間消費を無くし、ひいては高速動
作に寄与させることを目的とし、前記アドレス情報のう
ちのロウアドレスに応答し、該ロウアドレスの少なくと
も１ピットが変化したことを検出した時にセットされて
状態信号を出力し、所定時間経過後にリセットされて該
状態信号の出力を停止する手段を具備し、前記所定時間
は選択アドレスに対応する記憶データが出力端子に読み
出されるまでに要する時間に設定され、前記状態信号は
前記制御手段に対し前記アドレス情報の更新を停止させ
るために供されるよう構戊する。

〔産業上の利用分野〕

本発明は、半導体メモリ装置に関し、特に、制御手段（
例えばメモリシステム内のＣＰＵ）から所定のサイクル
・タイムで更新および供給されるアドレス情報に基づい
てチップ内の所定のアドレスから記憶データを読み出す
ランダム・アクセス型のメモリに関する。

〔従来の技術〕

ランダム・アクセス型のメモリとして、例えばスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）を例に
とって説明する。

第４図には従来形の一例としてのＳＲＡＭの構成が示さ
れる。

同図において、複数ビットのロウアドレス信号ＲＡＤＤ
およびコラムアドレス信号ＣＡＤＤは、それぞれロウア
ドレス・バッファＲＡＢおよびコラムアドレス・バッフ
ァＣＡＢに入力され、複数対の相補信号Ｒ＾，ＲＡＸお
よびＣＡ，　ＣＡＸが形或される。ロウアドレス相補信
号ＲＡ，　ＲＡＸはロウデコーダＲＤに入力され、行選
択信号Ｘが形威される。一方、コラムアドレス相補信号
ＣＡ，　ＣＡＸはコラムデコーダＣＤに入力され、列選
択信号Ｙが形戒される。記憶情報を保持するメモリセル
アレイＭＣは複数の行および列のマトリクスで構或され
、各交差部にはＳＲＡＭセル（第５図参照）が配置され
ている 行選択信号Ｘによって選択された行に属するセルの記憶
情報は、複数対のビット線ＢＬ，　ＢＬＸに読み出され
、トランスファゲー｝ＴＲに送られる。トランスファゲ
ー｝ＴＲは、これらの複数対のビット線のうち、列選択
信号Ｙによって指定された１対のビット線を選択し、該
選択したビット線上のデータを対応するｌ対のデータパ
ス線ＤＢ，　ＤＢＸに出力する。この出力されたデータ
は、さらに出力バッファＯＢによりセンスされて出力デ
ータＤ　ｏ　ｕ　丁　として出力される。なお、１Ｂは
入カバッファであり、アクティブ・ローの書き込み制御
信号ＷＥＸおよび人力データＤＩ）１に基づきデータパ
ス線のレベルを所定レベルに強制して書き込みを行うた
めのものである。

第５図には、上述したＳＲＡＭのメモリセルとその周辺
の回路構戊が示される。

ここでは、ＳＲＡＭセルは、１対のドライバ用トランジ
スタＱｌ，　Ｑ２とそれに対応する１対の負荷素子Ｒｌ
，Ｒ２からなるフリップフロップと、該フリップフロッ
プの１対の出力ノードＮｌ，　Ｎ２と相補ビット線ＢＬ
，　ＢＬＸの間にそれぞれ接続されたトランスファゲー
ト用トランジスタＱ３，　Ｑ４とから構戊されている。

また、Ｒ３、Ｒ４はそれぞれビット線ＢＬ，　ＢＬＸの
負荷素子、Ｑ５，Ｑ５はそれぞれビット線ＢＬ，　ＢＬ
Ｘとデータパス線ＤＢ，　ＤＢＸｏ間を接続するための
トランジスタを示し、該トランジスタはコラムデコーダ
ＣＤの出力Ｙの論理レベルに応じてオン・オフされる。

ロウデコーダＲＤおよびコラムデコーダＣＤは、一般的
に図のように多入力ノア（ＮＯＲ）回路によって構戒さ
れる。

以上に説明したＳＲＡＭにおいて、マトリクス構或され
たメモリからの読み出し速度は、ロウアドレス信号ＲＡ
ＤＤが変化した場合とコラムアドレス信号ＣＡＤＤが変
化した場合とで異なる。

第６図はこの様子を図示したもので、（ａ）　はロウア
ドレス信号ＲＡＤＤのみが変化した場合、（ｂ）はコラ
ムアドレス信号ＣＡＤＤのみが変化した場合を示してい
る。

まず、ロウアドレス信号ＲＡＤＤが変化した場合は、ア
ドレスの切り替わりによって前サイクルで選択されてい
た行選択線のレベルが立ち下がる（破線表示〉と共に、
新しく選択された行選択線のレベルが立ち上がる（実線
表示）。これを受けてビット線ＢＬ，　ＢＬＸには、前
サイクルの読み出しデータに替わって新しいデータが読
み出されてくる。この時点では列選択線は既に選択され
ている（すなわち列選択信号Ｙのレベルは“Ｈ”レベル
である）から、データパス線ＤＢ，　ＤＢＸにはビット
線の動きがほぼそのまま現れる。データパス線ＤＢ，　
ＤＢＸに読み出されたデータは、出力バッファＯＢの動
作遅延時間後に波形或形されて出力される（Ｄｏｏｒ）
。

一方、コラムアドレス信号ＣＡＤＤのみが変化した場合
は、アドレスが切り替わった時点では既にビット線ＢＬ
，　ＢＬＸにはメモリセルからの読み出しデー夕が出力
されており、アドレスの変化に伴って新しい列選択線が
選択されてそのレベルが立ち上がる（実線表示〉と、ビ
ット線ＢＬ，　ＢＬＸのレベルがデータパス線ＤＢ．　
ＤＢＸに転送される。データパス線に読み出されたデー
タは、同様に出力バッファＯＢの動作遅延時間後に波形
戒形されて出力される。

〔発明が解決しようとする課題〕

上記２つの動作モードにおける読み出し速度を比較する
と、行選択線Ｘには多数のメモリセルのトランスファゲ
ート（第５図のトランジスタＱ３，Ｑ４）が負荷容量と
して付加されるが、列選択線Ｙにはビット線とデータパ
ス線の間に介挿されている２つのコラム・トランスファ
ゲート（同図のトランジスタＱ５，ロ６〉が付加されて
いるのみである。

従って、行選択線に関する動作の方が列選択線のそれよ
りも遅くなる。

また、ロウアドレス信号ＲＡＤＤの変化を受けてセル情
報を読み出す場合は、メモリセルはビット線とデータパ
ス線の容量を共に駆動しなければならないのに対し、コ
ラムアドレス信号ＣＡＤＤのみの変化を受けてセル情報
を読み出す場合には、セルの情報は既にビット線に読み
出されている〈すなわちビット線負荷容量は既に駆動済
みである〉ため、実質的にはデータパス線の容量のみを
駆動すればよいことになる。

従って、ロウアドレス信号Ｒ＾０ロが変化した場合の読
み出しに要する時間（ｔＡＣＲとする）は、コラムアド
レス信号ＣＡＤＤのみが変化した場合の読み出しに要す
る時間（ｔＡＣＣとする）に比して必然的に長くなり、
一般にはｔＡＣＲはｔＡＣＣの１．５倍〜２倍である。

ところで一般のメモリシステムでは、サイクル・タイム
はメモリの最大アクセス時間を見込んで設定されるのが
普通であり、例えば上の例ではｔＡＣＲ以上に設定され
る。そのため、アドレスの変化がメモリのコラムアドレ
ス信号ＣＡＤＤのみに起こった場合には、（ｔＡＣＲ　
−　ｔＡＣＣ　’）に相当する時間は無駄に費やされる
ことになる。

以上説明したように、従来技術においてはメモリのサイ
クル・タイムは一定に設定されているため、アドレスの
変化時にメモリの読み出しデータが既にビット線に出力
されている場合（すなわちメモリのコラムアドレス信号
ＣＡロロのみが変化した場合）には無駄な時間を費やす
ことになる。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、コラムアドレス信号のみが変化した場合のデ
ータ読み出し時における無駄な時間消費を無くし、ひい
ては高速動作に寄与させることができる半導体メモリ装
置を提供することを目的としている。

〔課題を解決するための手段〕

上述した従来技術の課題を解決するため、本発明によれ
ば、制御手段から所定のサイクル・タイムで更新および
供給されるアドレス情報に基づいてチップ内の所定のア
ドレスから記憶データを読み出す半導体メモリ装置であ
って、前記アドレス情報のうちのロウアドレスに応答し
、該ロウアドレスの少なくとも１ビットが変化したこと
を検出した時にセットされて状態信号を出力し、所定時
間経過後にリセットされて該状態信号の出力を停止する
手段を具備し、前記所定時間は選択アドレスに対応する
記憶データが出力端子に読み出されるまでに要する時間
に設定され、前記状態信号は前記制御手段に対し前記ア
ドレス情報の更新を停止させるために供されることを特
徴とする半導体メモリ装置が提供される。

〔作　用〕

上述した構戒によれば、ロウアドレスが変化してから選
択アドレスのデータが出力端子に読み出されるまでの期
間のみ状態信号が出力されるため、この状態信号を例え
ばピジー（ＢＵＳＹ）信号として制御手段（例えばメモ
リシステム内のＣＰＵ）にフィードバックすることによ
り、ロウアドレスが変化した場合のみ該ＣＰＵを一時停
止させ、アドレス情報の更新を停止させることができる
。通常のＣＰＵのサイクル・タイムは前記ｔＡＣＣ　（
コラムアドレスのみが変化した場合のデータ読み出しに
要する時間）程度に設定することができるため、システ
ムの稼働効率の改善が図れる。

なお、本発明の他の構或上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第ｌ図には本発明の一実施例としての半導体メモリ装置
の構或が示される。

本実施例のメモリはチップの形態を有し、例えばプリン
ト基板上にＣＰＵ　（中央処理装置〉と共に搭載されて
システムの一部を構戊している。メモリの構戊としては
、従来例として示した第４図の構戒に加え、ロウアドレ
ス信号ＲＡ［ｌＯの少なくとも１ビットの変化を検出す
るアドレス遷移検出回路ＡＴＯと、該検出に基づく出力
信号φＳを所定時間だけ遅延させる遅延回路ＤＬＹと、
アドレス遷移検出回路ＡＴＤの出力信号φＳに応答して
セットされ、遅延回路ＯＬＹの出力φＲに応答してリセ
ットされるフリップフロップ（ＦＦ）ＦＦとを追加して
いる。なお、ＣはＣＰＵであって、システムバスＳＢを
介してメモリ・チップに対しアクセスのための制御信号
やアドレス信号を供給し、メモリを制御するためのもの
である。

遅延回路ＤＬＹにおける遅延量は、ロウアドレス信号Ｒ
ＡＤＤの少なくとも１ビットが変化した時点から、アド
レスアクセスに基づきデータ出力が出力端子Ｄ。Ｕ７に
読み出されるまでに要する時間となるように予め設定さ
れている。また、フリップフロップＦＦの出力端子Ｑか
らはビジー信号ＢＵＳＹＸが出力され、システムバスＳ
Ｂを介して、ＣＰＵ　（中央処理装置〉Ｃに起動信号Ｒ
ＥＡＤＹとして供給される。このビジー信号ｅｕｓｙｘ
は、該フリップフロップがセットされた時に“Ｌ”レベ
ルに立ち下がり、リセットされた時に元の“Ｈ”レベル
に戻る。

次に、第１図のメモリの読み出し動作について第２図を
参照しながら説明する。

第２図において、■はロウアドレス信号ＲＡＤＤおよび
コラムアドレス信号ＣＡＤ［ｌが共に変化した場合、■
はロウアドレス信号ＲＡＤＤのみが変化した場合、そし
て、■はコラムアドレス信号ＣＡＤＤのみが変化した場
合を示している。

■および■については、それぞれロウアドレス信号ＲＡ
ＤＤが変化しているので、アドレス遷移検出回路ＡＴＯ
はパルス信号φＳを出力する。遅延回路ＤＬＹはこのパ
ルス信号φＳを前述した所定時間だけ遅延させてパルス
信号φＲを出力する。フリップフロップＦＦは、パルス
信号φＳによりセットされてその出力（ビジー信号ＢＵ
ＳＹＸ）を“Ｌ”レベルに立ち下げ、次いでパルス信号
φＲによりリセットされて該ビジー信号ＢＵＳＹＸを元
の“Ｈ”レベルに戻す。

一方、■については、ロウアドレス信号ＲＡＤ［ｌは変
化しないため、ビジー信号ＢＵＳＹＸのレベルハ変化せ
ず、元の“Ｈ”レベルのままとなる。

第３図は第１図のメモリを使用したＣＰＵシステムの動
作タイミング図を示す。

このＣＰＵシステムのサイクル・タイム・すなわちシス
テム・クロックの周期は、該システムに使用しているメ
モリのｔＡＣＣ程度に設定しておく。

アドレス信号の変化がコラムアドレス信号ＣＡＤＤのみ
で起こった場合には、前述のように“Ｌ″レベルのビジ
ー信号ＢＩＩＳＹＸは出力されず、１サイクル・タイム
内でメモリ読み出し動作が完了する。

一方、ロウアドレス信号ＲＡＤＤに変化があった場合は
、ビジー信号ＢＵＳＹＸ（Ｃ　Ｐ　Ｕ　（７）起動信号
Ｒ［ＥＡＤＹ）が“Ｌ″レベルに立ち下がり（図の■）
、それによってＣＰＵは一時停止の状態となる。従って
、そのサイクルが終了してもＣＰＵのアドレス出力情報
が変化することはなく、結果として、２サイクル・タイ
ム（′＝−２ｔＡＣＣ）に亘ってメモリは同一アドレス
が選択されることになる。

言い換えると、ロウアドレス信号ＲＡＤロが変化した場
合のみ、メモリのサイクル・タイムが２倍に延長される
ことになる。

なお、ＣＰＵがメモリをアクセスする場合、メモリの連
続したアドレスを次々とアクセスすることが多い。これ
は、メモリがプログラムを記憶している場合でも、デー
タを記憶している場合でも同様である。例えばプログラ
ムの場合には、分岐命令が無い限りＣＰＵはメモリをシ
ーケンシャルにアクセスして読み出しを行うし、データ
の場合にも或るデータはまとまったメモリ領域を確保し
て記憶されるのが普通であるから、シーケンシャルなア
クセスが行われる確立が高くなる。

従って、ＣＰＵの下位アドレスをメモリのコラムアドレ
スに対応させておけば、ＣＰＵがシーケンシャルなアク
セスを行った場合に、メモリのコラムアドレスのみが変
化することになる。つまり、ビジー信号Ｂ［ＩＳＹＸは
“Ｈ”レベルを維持し、それによってＣＰＵは停止する
ことなくアクセスを継続するため、規定の１サイクル・
タイム内でメモリ読み出し動作が完了する。これによっ
て高速動作が達或される。

〔発明の効果〕

以上説明したように本発明によれば、コラムアドレス信
号のみが変化した場合のデータ読み出し時において、従
来見られたような無駄な時間消費を無くすことができる
。そのため、低速メモリを使用した場合でも、メモリシ
ステムとしては高速メモリを使用した場合と同等の高速
性能を達或できる。

【図面の簡単な説明】

第１図は本発明の一実施例としての半導体メモリ装置の
構戊を示すブロック図、 第２図は第１図のメモリの読み出し動作を説明するため
のタイミング図、 第３図は第ｌ図のメモリを使用したＣＰＵシステムの動
作タイミング図、 第４図は従来形の一例としてのＳＲＡＭの構戒を示すブ
ロック図、 第５図は第４図におけるーメモリセルおよびその周辺の
構或を示す回路図、 第６図（ａ）および（ｂ）は第４図のメモリの読み出し
動作を示すタイミング図、 である。 （符号の説明） ＡＴＯ・・・アドレス遷移検出回路、 ＤＬＹ・・・遅延回路、 ＦＦ・・・フリップフロップ、 Ｃ・・・制御手段（ＣＰＵ）、 ＲＡＤＤ・・・ロウアドレス（信号〉、ＣＡＤＤ・・・
コラムアドレス（信号）、ＢＵＳＹＸ・・・状態信号（
ビジー信号）、ｔＡＣＲ・・・ロウアドレス信号ＲＡＤ
Ｄが変化した場合の読み出しに要する時間）、 ｔＡＣＣ・・・コラムアドレス信号ＣＡＤＤのみが変化
した場合の読み出しに要する時間。

Claims (1)

1. 【特許請求の範囲】 制御手段（Ｃ）から所定のサイクル・タイムで更新およ
   び供給されるアドレス情報に基づいてチップ内の所定の
   アドレスから記憶データを読み出す半導体メモリ装置で
   あって、 前記アドレス情報のうちのロウアドレス（ＲＡＤＤ）に
   応答し、該ロウアドレスの少なくとも１ビットが変化し
   たことを検出した時にセットされて状態信号（ＢＵＳＹ
   Ｘ）を出力し、所定時間（ｔＡＣＲ）経過後にリセット
   されて該状態信号の出力を停止する手段（ＡＴＤ、ＤＬ
   Ｙ、ＦＦ）を具備し、 前記所定時間は選択アドレスに対応する記憶データが出
   力端子に読み出されるまでに要する時間に設定され、前
   記状態信号は前記制御手段に対し前記アドレス情報の更
   新を停止させるために供されることを特徴とする半導体
   メモリ装置。