JPS5858667A - メモリ共有方式 - Google Patents
メモリ共有方式Info
- Publication number
- JPS5858667A JPS5858667A JP15626881A JP15626881A JPS5858667A JP S5858667 A JPS5858667 A JP S5858667A JP 15626881 A JP15626881 A JP 15626881A JP 15626881 A JP15626881 A JP 15626881A JP S5858667 A JPS5858667 A JP S5858667A
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- JP
- Japan
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- cpu
- time
- state
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- priority
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数個の処理装置と、その処理装置群に共有
される記憶装置とで構成されるデー・夕処理システムに
おいて、記憶装置を複数の処理装置で共有するための方
式に関する。
される記憶装置とで構成されるデー・夕処理システムに
おいて、記憶装置を複数の処理装置で共有するための方
式に関する。
従来の時分割メモリ共有方式の構成図を第１図に、また
従来方式の動作説明図を第２図に示すＯ 第１図に示すように、処理装置（以下ＣＰＵと略記する
）９１〜９４が共有メモリ４に時分割制御部１０を介し
て接続されている。時分割制御部１０は、ＣＰＵ群とは
非同期にかつ独立して、共有メモリ４とのデータ授受を
許可する時間帯（以下ステートと略す）を順次各ＣＰＵ
９１〜９４へ割り当てている。従って早急にデータ授
受を行ないたいＣＰＵでも、自分のステートが来るまで
他のＣＰＵと同様に待たされてしま５欠点がある。
従来方式の動作説明図を第２図に示すＯ 第１図に示すように、処理装置（以下ＣＰＵと略記する
）９１〜９４が共有メモリ４に時分割制御部１０を介し
て接続されている。時分割制御部１０は、ＣＰＵ群とは
非同期にかつ独立して、共有メモリ４とのデータ授受を
許可する時間帯（以下ステートと略す）を順次各ＣＰＵ
９１〜９４へ割り当てている。従って早急にデータ授
受を行ないたいＣＰＵでも、自分のステートが来るまで
他のＣＰＵと同様に待たされてしま５欠点がある。
例えば、第２図に示すように、図示のタイ叱ングでＣＰ
Ｕ９１内で共有メモリに対し６回の内部要求が発生して
も１１時間Ｔ１内では３回しかデータ授受が行なえない
。このため、リアルタイムで動作するＣＰＵや情報量の
多いＣＰＵには、この時分割メモリ共有方式がネックと
なり、システム全体の処理能力低下の一因となるような
欠点があった。
Ｕ９１内で共有メモリに対し６回の内部要求が発生して
も１１時間Ｔ１内では３回しかデータ授受が行なえない
。このため、リアルタイムで動作するＣＰＵや情報量の
多いＣＰＵには、この時分割メモリ共有方式がネックと
なり、システム全体の処理能力低下の一因となるような
欠点があった。
そこで本発明の目的は、従来方式の如上の欠点を解消す
べくなされたものであって、時分割メモリ共有方式でか
つ処理能力の高いデータ処理システムを提供することに
ある。
べくなされたものであって、時分割メモリ共有方式でか
つ処理能力の高いデータ処理システムを提供することに
ある。
本発明の特徴とするところは、ＣＰＵ群のうち１つ以上
の優先ＣＰＵをきめ、その優先ＣＰＵの動作に同期化し
て共有メモリの時分割制御を行な５ことＫより、優先Ｃ
ＰＵよりデータ授受の要求があった場合に、次のステー
トを強制的に優先ＣＰＵに割りあてるようにしたことに
ある。以下本発明を図面をもちいて説明する。
の優先ＣＰＵをきめ、その優先ＣＰＵの動作に同期化し
て共有メモリの時分割制御を行な５ことＫより、優先Ｃ
ＰＵよりデータ授受の要求があった場合に、次のステー
トを強制的に優先ＣＰＵに割りあてるようにしたことに
ある。以下本発明を図面をもちいて説明する。
第３図は本発明による時分割メモリ共有方式の原理図で
ある。ＣＰＵ９１を優先ＣＰＵとして、その基本動作り
四ツクに同期してステート力を順次ＣＰＵＰ １〜９４
へ割り当てられる。また、ＣＰＵ９１からのアクセス要
求を検知すると、次のステートをＣＰＵ９１へ割り当て
る機能が時分割制御ｓ５に内蔵された同期制御回路５０
に設けられている。
ある。ＣＰＵ９１を優先ＣＰＵとして、その基本動作り
四ツクに同期してステート力を順次ＣＰＵＰ １〜９４
へ割り当てられる。また、ＣＰＵ９１からのアクセス要
求を検知すると、次のステートをＣＰＵ９１へ割り当て
る機能が時分割制御ｓ５に内蔵された同期制御回路５０
に設けられている。
第４図は、本発明の動作説明図である。時分割制御部５
がＣＰＵ９１に同期化されているため、時分割ステート
の変化点はＣＰＵ９１の内部要求発生時点と常に等しく
なる。時分割ステートの変化点は、各ＣＰＵ９１〜９４
からのアクセスへの交代可能時点であり、共有メモリ４
にはどのＣＰＵからのアクセスも許される。したがって
同期制御−回路５０が次のステートを突然ＣＰＵ９１に
割り当てても、他のＣＰＵの動作に影響を与えない。
がＣＰＵ９１に同期化されているため、時分割ステート
の変化点はＣＰＵ９１の内部要求発生時点と常に等しく
なる。時分割ステートの変化点は、各ＣＰＵ９１〜９４
からのアクセスへの交代可能時点であり、共有メモリ４
にはどのＣＰＵからのアクセスも許される。したがって
同期制御−回路５０が次のステートを突然ＣＰＵ９１に
割り当てても、他のＣＰＵの動作に影響を与えない。
このような本発明によれば、第４図にて、例えば図示の
タインングで時間Ｔ１内に６回発生したＣＰＵｑｌの内
部要求を、待ち時間なしですべて処理する任とが可能で
ある。
タインングで時間Ｔ１内に６回発生したＣＰＵｑｌの内
部要求を、待ち時間なしですべて処理する任とが可能で
ある。
次に本発明の一実施例を図面をもちいて詳細に説明する
。
。
第５図は本発明の一実施例のブロック図であり、回線に
て接続された端末を制御する端末側 ゛脚装置な
系す。共有メモリ４ Ｋ ＣＰＵ１．２およびりフレッ
シュ回路３が時分割制御部５を介して接続されている。
て接続された端末を制御する端末側 ゛脚装置な
系す。共有メモリ４ Ｋ ＣＰＵ１．２およびりフレッ
シュ回路３が時分割制御部５を介して接続されている。
ＣＰＵ１は業務管理用であり、ＣＰＵ１の専用メモリ７
とディスク装置８が接続され、ＣＰＵ １のプログラム
は専用メモリ７に格納されている。ＣＰＵ１は、通常、
送信データの作成、受信データの解析等を行なっており
、端末への送信データを専用メモリ７またはディスク装
置８より共有メモリ４へ転送したり、共有メモリ４へ格
納されている端末からの受信データを専用メモリ７また
はディスク装置Ｂに転送する時以外は、共有メモリ４を
アクセスしないため、ＣＰＵ１が共有メモリ４をアクセ
スする頻度はきわめて小さい。従って共有メモリ４への
アクセスタイムが多少長くなっても、装置全体への影響
はほとんどないため、 ＣＰＵＩは非優先ＣＰＵとして
ありかう。
とディスク装置８が接続され、ＣＰＵ １のプログラム
は専用メモリ７に格納されている。ＣＰＵ１は、通常、
送信データの作成、受信データの解析等を行なっており
、端末への送信データを専用メモリ７またはディスク装
置８より共有メモリ４へ転送したり、共有メモリ４へ格
納されている端末からの受信データを専用メモリ７また
はディスク装置Ｂに転送する時以外は、共有メモリ４を
アクセスしないため、ＣＰＵ１が共有メモリ４をアクセ
スする頻度はきわめて小さい。従って共有メモリ４への
アクセスタイムが多少長くなっても、装置全体への影響
はほとんどないため、 ＣＰＵＩは非優先ＣＰＵとして
ありかう。
ＣＰＵ２は回線制御用であり、回線制御部６が接続され
、共有メモリ４に格納されている送信データを回線を介
して端末に転送したり、端末からの受信データを共有メ
モリ４に格納するとともに１回線手順制御を行なうため
、リアルタイムな処理が要求される。また共有メモリ４
にＣＰＵ２のプログラムを格納しているため、 ＣＰＵ
２が共有メモリ４をアクセスする頻度はきわめて大きい
。従ってＣＰＵ２を優先ＣＰＵとしてありかう。
、共有メモリ４に格納されている送信データを回線を介
して端末に転送したり、端末からの受信データを共有メ
モリ４に格納するとともに１回線手順制御を行なうため
、リアルタイムな処理が要求される。また共有メモリ４
にＣＰＵ２のプログラムを格納しているため、 ＣＰＵ
２が共有メモリ４をアクセスする頻度はきわめて大きい
。従ってＣＰＵ２を優先ＣＰＵとしてありかう。
リフレッシュ回路５は、共有メモリ４がダイナ建ツク調
にて構成されているために必要となるものであり、ＣＰ
Ｕ１． ＣＰＵ２との競合を避けるため、非優先ＣＰＵ
として時分割の対象とする１リフレッシュ回路３のバス
線５１はメモリリ７レッシェに必要なアドレス線のみで
構成されている。
にて構成されているために必要となるものであり、ＣＰ
Ｕ１． ＣＰＵ２との競合を避けるため、非優先ＣＰＵ
として時分割の対象とする１リフレッシュ回路３のバス
線５１はメモリリ７レッシェに必要なアドレス線のみで
構成されている。
ＣＰＵ１のバス線１１．ＣＰＵ２のバス線２１は、とも
にメモリアクセスに必要なアドレス線、データ線および
コントμｍルＭＡ（メモリライト、メモリリードを制御
するための線）等で構成されている。非優先ＣＰＵであ
るＣＰＵ１のバス線１１に′はさらに時分割制御部５か
ら送出されるアクセスウェイト線（図示せず）が追加さ
れている。
にメモリアクセスに必要なアドレス線、データ線および
コントμｍルＭＡ（メモリライト、メモリリードを制御
するための線）等で構成されている。非優先ＣＰＵであ
るＣＰＵ１のバス線１１に′はさらに時分割制御部５か
ら送出されるアクセスウェイト線（図示せず）が追加さ
れている。
アクセスウェイト線はｃｐｕｌより共有メモリ４に対し
てアクセス要求があった場合に１１＃となリ、 ＣＰＵ
ｊのステートでＣＰｒＪｌからのアクセスが実行される
と°０”になる。これが°１°の間は、ＣＰＵ１はアク
セス要求を出したまま待たされる。
てアクセス要求があった場合に１１＃となリ、 ＣＰＵ
ｊのステートでＣＰｒＪｌからのアクセスが実行される
と°０”になる。これが°１°の間は、ＣＰＵ１はアク
セス要求を出したまま待たされる。
従ってＣＰＵ１からは、その間共有メモリ４へのアクセ
スを行なっているよ５にみえ、共有メモリ４をアクセス
タイムの遅い記憶装置と認識する。
スを行なっているよ５にみえ、共有メモリ４をアクセス
タイムの遅い記憶装置と認識する。
なお、従来方式の時分割メモリ共有方式では、共有メモ
リをアクセスするすべてのＣＰＵ ｉｃ対し、各々この
アクセスウェイト線による制御が必要であった。
リをアクセスするすべてのＣＰＵ ｉｃ対し、各々この
アクセスウェイト線による制御が必要であった。
時分割制御部５はＣＰＵ２のパス線２１．ＣＰＵ１のハ
スｆｔ８１１ａ ！Ｊフレッシェ回路３のバス線５１ノ
順序で１ステ一ト単位に各パス線を共有メモリパスｌｌ
１４１に接続する。
スｆｔ８１１ａ ！Ｊフレッシェ回路３のバス線５１ノ
順序で１ステ一ト単位に各パス線を共有メモリパスｌｌ
１４１に接続する。
第６図は第５図における時分割制御部５のプ四ツク図を
示し、第７図は第６図のｊイムチャートである。第６図
において、時分割制御部は同期制御回路５０と時分割ス
テート発生部５８とウェイト制御部６０とを含む。同期
制御回路５０には、優先ＣＰＵであるＣＰＵ２の基本動
作時間を決定する基本動作ブロック５１が入力されてい
る。
示し、第７図は第６図のｊイムチャートである。第６図
において、時分割制御部は同期制御回路５０と時分割ス
テート発生部５８とウェイト制御部６０とを含む。同期
制御回路５０には、優先ＣＰＵであるＣＰＵ２の基本動
作時間を決定する基本動作ブロック５１が入力されてい
る。
時分割動作抑止回路５２は、電源投入時、基本動作クロ
ック５１が安定するまで同期制御回路５゜の動作を抑止
するためのもので、安定後、基本動作クロック５１の変
化点で抑止を解除する。これｋより２段の７リツグ７０
ッグＦＦＩ、２とナントゲート５ｏ１より成る分周回路
が動作を始め、発振器５９の出方５５０周波数を１／４
に分局するこの分周回路からは、基本動作クロック５１
に同期して、互いに位相が９０度ずれたメモリアクセス
信号５４とステート切替信号５５が出力される。
ック５１が安定するまで同期制御回路５゜の動作を抑止
するためのもので、安定後、基本動作クロック５１の変
化点で抑止を解除する。これｋより２段の７リツグ７０
ッグＦＦＩ、２とナントゲート５ｏ１より成る分周回路
が動作を始め、発振器５９の出方５５０周波数を１／４
に分局するこの分周回路からは、基本動作クロック５１
に同期して、互いに位相が９０度ずれたメモリアクセス
信号５４とステート切替信号５５が出力される。
メモリアクセス信号５４Ｊ’！、”１”の間共有メモリ
４へのアクセスを許可にすることを示しておりコントロ
ール線に与えられるＣＰＵからの制御信号と本メモリア
クセス信号５４とで共有メモリ４への書込み、読出し動
作が行なわれる。
４へのアクセスを許可にすることを示しておりコントロ
ール線に与えられるＣＰＵからの制御信号と本メモリア
クセス信号５４とで共有メモリ４への書込み、読出し動
作が行なわれる。
ウェイト制御部６０は７リツプフロツプＦＦ’６とアン
ドグー） ５０４とで構成され、非優先ＣＰＵがらアク
セス要求があった場合、そのＣＰＵのステートまでアク
セスを待たせる制御を行なっている。すなわちＣＰＵ１
より共有メモリ４ヘアクセス要求信号１１０が発生する
と、インバータ５０５を介して、フリップ７０ツブＦ、
Ｆ６がセットされ。
ドグー） ５０４とで構成され、非優先ＣＰＵがらアク
セス要求があった場合、そのＣＰＵのステートまでアク
セスを待たせる制御を行なっている。すなわちＣＰＵ１
より共有メモリ４ヘアクセス要求信号１１０が発生する
と、インバータ５０５を介して、フリップ７０ツブＦ、
Ｆ６がセットされ。
ＣＰＵ１のアクセスウェイトｍ１１１が１１ｍとなり、
この間、ＣＰＵ１はアドレス線、データ線、コントロー
ル線に信号を出したまま、アクセスウェイト線が°０”
になるのを待つ。ＣＰＵ１ステートでメモリアクセス信
号５４が°１°となると、アンドグー ） ５０４がオ
ンして、アクセス終了時クリップ７０ツブＦ、Ｆ ６を
リセットする。この時、アクセスウェイト線１１１は’
Ｏ’ ｔｃなる。
この間、ＣＰＵ１はアドレス線、データ線、コントロー
ル線に信号を出したまま、アクセスウェイト線が°０”
になるのを待つ。ＣＰＵ１ステートでメモリアクセス信
号５４が°１°となると、アンドグー ） ５０４がオ
ンして、アクセス終了時クリップ７０ツブＦ、Ｆ ６を
リセットする。この時、アクセスウェイト線１１１は’
Ｏ’ ｔｃなる。
時分割ステート発生部′５Ｂは７リツプ７０ッグＰ、Ｆ
５〜５とアントゲ−） １２．２２．５２とで構成さ
れ、同期制御回路５ｏからの信号によりその動作が制御
される。すなわち、時分割ステート発生部５８ではステ
ート切替信号５５がＣＰＵ２の基本動作時間の間隔で発
生するため、基本動作クロック５１に同期して、フリッ
プ７０ツブＦ、Ｆ３〜５が順次セットされる。スリップ
７０ツブＰ、Ｆ ３〜５の各々の出力はそれぞれアント
ゲ−） １２．２２．５２の一方の入力となる。ＣＰＵ
Ｉのバス線１１． ＣＰＵ２のパス線２１及びす７レツ
シエパスｌｌｌ５１からの信号はそれぞれアンドゲート
１２、２２．５２の他方の入力となる。アンドゲート１
２、２２．３２の出力は共有メモリパス線４１を介して
共有メモリに入力される。従りてＣＰＵ２ステート、Ｃ
ＰＵ１ステート、リフレッシ凰ステートの順序で繰り返
し時分割ステートが発生する。
５〜５とアントゲ−） １２．２２．５２とで構成さ
れ、同期制御回路５ｏからの信号によりその動作が制御
される。すなわち、時分割ステート発生部５８ではステ
ート切替信号５５がＣＰＵ２の基本動作時間の間隔で発
生するため、基本動作クロック５１に同期して、フリッ
プ７０ツブＦ、Ｆ３〜５が順次セットされる。スリップ
７０ツブＰ、Ｆ ３〜５の各々の出力はそれぞれアント
ゲ−） １２．２２．５２の一方の入力となる。ＣＰＵ
Ｉのバス線１１． ＣＰＵ２のパス線２１及びす７レツ
シエパスｌｌｌ５１からの信号はそれぞれアンドゲート
１２、２２．５２の他方の入力となる。アンドゲート１
２、２２．３２の出力は共有メモリパス線４１を介して
共有メモリに入力される。従りてＣＰＵ２ステート、Ｃ
ＰＵ１ステート、リフレッシ凰ステートの順序で繰り返
し時分割ステートが発生する。
現時点のステートでのメモリアクセスが終了した時点で
は、メモリアクセス信号５４及びステート切替信号５５
が°Ｏ”になってお−〇、ナントゲート５０２からは信
号が出力されている。この状態でＣＰＵ２より共有メモ
リへのアクセス要求信号５６が出力されると、発振器出
力５５の°１″の時点でアンドゲート５ｏ５からステー
ト強制切替信号５７が出力される。このステート強制切
替信号５７ Ｋより時分割ステート発生部５８の７リツ
プ７０ツブＦ、Ｆ３〜５がリセットされ、一旦り７レツ
シ為ステートになる。（このリフレッシニステートの間
メモリアクセス信号５４が°０”のままであるので、実
際のりフレッシ慕動作は行なわれない） これにより次
のステ一トは自動的ＫＣＰＵ２ステートになり、ＣＰＵ
２を待たせることなく、共有メモリとのデータ授受を行
なうことができる。従ってＣＰＵ２は共有メモリを専用
メモリとして、待ち時間を意識することなく自由にアク
セスできることになる。
は、メモリアクセス信号５４及びステート切替信号５５
が°Ｏ”になってお−〇、ナントゲート５０２からは信
号が出力されている。この状態でＣＰＵ２より共有メモ
リへのアクセス要求信号５６が出力されると、発振器出
力５５の°１″の時点でアンドゲート５ｏ５からステー
ト強制切替信号５７が出力される。このステート強制切
替信号５７ Ｋより時分割ステート発生部５８の７リツ
プ７０ツブＦ、Ｆ３〜５がリセットされ、一旦り７レツ
シ為ステートになる。（このリフレッシニステートの間
メモリアクセス信号５４が°０”のままであるので、実
際のりフレッシ慕動作は行なわれない） これにより次
のステ一トは自動的ＫＣＰＵ２ステートになり、ＣＰＵ
２を待たせることなく、共有メモリとのデータ授受を行
なうことができる。従ってＣＰＵ２は共有メモリを専用
メモリとして、待ち時間を意識することなく自由にアク
セスできることになる。
上述のごとく本実施例によれば、回線制御用のＣＰＵ２
を優先ＣＰＵとすることによって、時分割制御特有の待
ち時間をなくし、共有メモリを専用メモリとして回線の
リアルタイム処理を行なえる効果がある。
を優先ＣＰＵとすることによって、時分割制御特有の待
ち時間をなくし、共有メモリを専用メモリとして回線の
リアルタイム処理を行なえる効果がある。
本発明によれば、リアルタイムで動作する処理装置や共
有メモリとのデータ授受の頻度の高い処理装置を優先処
理装置にすることにより、共有メモリとのデータ授受を
待ち時間なしに自己のアクセス時間内で行なうことがで
きる。従っ【処理能力の高い装置またはシステムを実現
できる効果がある。
有メモリとのデータ授受の頻度の高い処理装置を優先処
理装置にすることにより、共有メモリとのデータ授受を
待ち時間なしに自己のアクセス時間内で行なうことがで
きる。従っ【処理能力の高い装置またはシステムを実現
できる効果がある。
第１図は従来技術による時分割メモリ共有方式の構成図
、第２図は従来方式の動作説明図、第３図は本発明によ
る時分割メモリ共有方式の原理図、第４図は本発明の動
作説明図、第５図は本発明の一実施例のブロック図、第
６図は第５図における時分割制御部のブロック図、第７
図は第６図のタイムチャートである。 １．２．９１〜９４・・・処理装置（ＣＰＵ）３・・・
リフレッシ二回路 ４・・・共有メモリ ５・・・時分割制御部 ６・・・回線制御部 ７・・・専用メモリ ８・・・ディスク装置 １１．２１，５１・・・バス線 １２．２２，５２，５０５，５０４・・・アンドゲート
４１・・・共有メモリパス線 ５０・・・同期制御回路 ５２・・・時分割動作抑止回路 ５８・・・時分割ステート発生部 ５９・・・発振器 ６０・・・ウェイト制御部 ５０１．５０２・・・ナントゲート ５０５・・・ ＦＦ１〜６・・・フリップフロップ 代理人弁理士 薄 １）利 幸 第１圓 第２［！１ オ ３ 巴 ／？４ｔｚ 第５ね ２ 鳩未λ
、第２図は従来方式の動作説明図、第３図は本発明によ
る時分割メモリ共有方式の原理図、第４図は本発明の動
作説明図、第５図は本発明の一実施例のブロック図、第
６図は第５図における時分割制御部のブロック図、第７
図は第６図のタイムチャートである。 １．２．９１〜９４・・・処理装置（ＣＰＵ）３・・・
リフレッシ二回路 ４・・・共有メモリ ５・・・時分割制御部 ６・・・回線制御部 ７・・・専用メモリ ８・・・ディスク装置 １１．２１，５１・・・バス線 １２．２２，５２，５０５，５０４・・・アンドゲート
４１・・・共有メモリパス線 ５０・・・同期制御回路 ５２・・・時分割動作抑止回路 ５８・・・時分割ステート発生部 ５９・・・発振器 ６０・・・ウェイト制御部 ５０１．５０２・・・ナントゲート ５０５・・・ ＦＦ１〜６・・・フリップフロップ 代理人弁理士 薄 １）利 幸 第１圓 第２［！１ オ ３ 巴 ／？４ｔｚ 第５ね ２ 鳩未λ
Claims (1)
- 【特許請求の範囲】 ｔ 処理装置群と、前記処理装置群に共有され前記処理
装置群のうちの少なくとも１以上の優先処理装置の基本
動作時間以内にデータ授受が可能な記憶装置とで構成さ
れるデータ処理システムにおいて、前記優先処理装置が
前記記憶装置とデータ授受を行なうとき前記優先処理装
置の動作と前記記憶装置の動作とを同期させるようにし
たことを特徴とするメモリ共有方式。 ２、特許請求の範囲第１項記載のメモリ共有方式におい
て、前記データ処理システムは回線にて接続された端末
を制御するための端末制御装置であり、前記優先処理装
置は回線制御部に接続されることを特徴とするデータ処
理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15626881A JPS5858667A (ja) | 1981-10-02 | 1981-10-02 | メモリ共有方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15626881A JPS5858667A (ja) | 1981-10-02 | 1981-10-02 | メモリ共有方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035886A Division JPS6237761A (ja) | 1986-03-10 | 1986-03-10 | メモリ共有方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858667A true JPS5858667A (ja) | 1983-04-07 |
| JPH0324698B2 JPH0324698B2 (ja) | 1991-04-03 |
Family
ID=15624092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15626881A Granted JPS5858667A (ja) | 1981-10-02 | 1981-10-02 | メモリ共有方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858667A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134685A (ja) * | 1983-11-29 | 1985-07-17 | アールシーエー トムソン ライセンシング コーポレイシヨン | 復号器 |
| JPH02115962A (ja) * | 1988-10-26 | 1990-04-27 | K S D:Kk | コンピュータ装置とその周辺装置との接続方式 |
| US6587932B2 (en) | 1997-10-09 | 2003-07-01 | Stmicroelectronics S.A. | Processor and system for controlling shared access to a memory |
-
1981
- 1981-10-02 JP JP15626881A patent/JPS5858667A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134685A (ja) * | 1983-11-29 | 1985-07-17 | アールシーエー トムソン ライセンシング コーポレイシヨン | 復号器 |
| JPH02115962A (ja) * | 1988-10-26 | 1990-04-27 | K S D:Kk | コンピュータ装置とその周辺装置との接続方式 |
| US6587932B2 (en) | 1997-10-09 | 2003-07-01 | Stmicroelectronics S.A. | Processor and system for controlling shared access to a memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324698B2 (ja) | 1991-04-03 |
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