JPH0521253B2 - - Google Patents
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- Publication number
- JPH0521253B2 JPH0521253B2 JP59135791A JP13579184A JPH0521253B2 JP H0521253 B2 JPH0521253 B2 JP H0521253B2 JP 59135791 A JP59135791 A JP 59135791A JP 13579184 A JP13579184 A JP 13579184A JP H0521253 B2 JPH0521253 B2 JP H0521253B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- storage device
- processor
- delayed
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003111 delayed effect Effects 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、記憶装置に関し、特に、記憶装置に
おけるメモリアクセス制御方式に関するものであ
る。
おけるメモリアクセス制御方式に関するものであ
る。
従来技術の説明
従来、この種の情報処理装置に於いては、第１
図に示すような構成をとる場合に、第２図のよう
なタイミングでメモリ制御が行なわれていた。即
ち、第１図に於いて、プロセツサ１、プロセツサ
２及びプロセツサ３が共通バス母線４を使用して
記憶装置５に接続される構成をとる。この場合、
複数台のプロセツサ１〜３からの記憶装置５への
書込み又は読出し命令がクロツクに同期して発生
して記憶装置５へ転送される。記憶装置５は、各
プロセツサからの命令が競合した場合には、ある
定められた優先順位に従つて命令受付制御を行
い、あるクロツクではただ一つの命令を受付け
る。この場合のタイミングを第２図のタイミング
チヤートに示す。クロツク（CLK）６に同期し
て各プロセツサ１〜３及び記憶装置５が動作す
る。
図に示すような構成をとる場合に、第２図のよう
なタイミングでメモリ制御が行なわれていた。即
ち、第１図に於いて、プロセツサ１、プロセツサ
２及びプロセツサ３が共通バス母線４を使用して
記憶装置５に接続される構成をとる。この場合、
複数台のプロセツサ１〜３からの記憶装置５への
書込み又は読出し命令がクロツクに同期して発生
して記憶装置５へ転送される。記憶装置５は、各
プロセツサからの命令が競合した場合には、ある
定められた優先順位に従つて命令受付制御を行
い、あるクロツクではただ一つの命令を受付け
る。この場合のタイミングを第２図のタイミング
チヤートに示す。クロツク（CLK）６に同期し
て各プロセツサ１〜３及び記憶装置５が動作す
る。
まず、プロセツサ１が記憶装置５に書込命令を
実行する場合について説明する。プロセツサ１が
メモリアクセス要求信号（REQ）７をクロツク
６のタイミングで記憶装置５へ転送する。記憶
装置５はこのメモリアクセス要求信号７をクロツ
ク６のタイミングで受信して受付制御を行い、
クロツク６のタイミングでアクセプト信号
（APT）８をプロセツサ１に返送し、書込命令が
受付されたことを知らせる。プロセツサ１はこれ
を受けてメモリアクセス要求信号７をクロツク６
のタイミングでリセツトする。更にプロセツサ
１はこの同じクロツクタイミングでアドレス／
コマンド／書込データ（ADC）９を記憶装置５
へ送る。
実行する場合について説明する。プロセツサ１が
メモリアクセス要求信号（REQ）７をクロツク
６のタイミングで記憶装置５へ転送する。記憶
装置５はこのメモリアクセス要求信号７をクロツ
ク６のタイミングで受信して受付制御を行い、
クロツク６のタイミングでアクセプト信号
（APT）８をプロセツサ１に返送し、書込命令が
受付されたことを知らせる。プロセツサ１はこれ
を受けてメモリアクセス要求信号７をクロツク６
のタイミングでリセツトする。更にプロセツサ
１はこの同じクロツクタイミングでアドレス／
コマンド／書込データ（ADC）９を記憶装置５
へ送る。
又、読出命令の場合には、記憶装置５は、クロ
ツク６のタイミングで転送されたアドレス／コ
マンドを解読して読出し動作をスタートし、メモ
リアクセスタイムが３クロツクの場合には、クロ
ツク６のタイミングで読出データ（RD）１０
をプロセツサ１に返送する。従つて、この場合に
は、プロセツサのアクセスタイムTAは第２図か
らわかるように６クロツクとなつてしまう。
ツク６のタイミングで転送されたアドレス／コ
マンドを解読して読出し動作をスタートし、メモ
リアクセスタイムが３クロツクの場合には、クロ
ツク６のタイミングで読出データ（RD）１０
をプロセツサ１に返送する。従つて、この場合に
は、プロセツサのアクセスタイムTAは第２図か
らわかるように６クロツクとなつてしまう。
以上のように、プロセツサ及び記憶装置の動作
がクロツクに同期して動く場合には、動作機能が
遅いという欠点があつた。
がクロツクに同期して動く場合には、動作機能が
遅いという欠点があつた。
発明の目的
本発明は従来の技術に内在する上記欠点を解消
する為になされたものであり、従つて本発明の目
的は、記憶装置内にデイレイドクロツクを持込む
ことによつて、記憶装置性能の向上をはかり、高
性能を有する新規な主記憶装置を提供することに
ある。
する為になされたものであり、従つて本発明の目
的は、記憶装置内にデイレイドクロツクを持込む
ことによつて、記憶装置性能の向上をはかり、高
性能を有する新規な主記憶装置を提供することに
ある。
発明の構成
上記目的を達成する為に、本発明に係る記憶装
置は、複数台のプロセツサが共通バス母線に接続
されて記憶装置にメモリアクセス要求がなされる
システムで記憶装置アクセス要求の受付制御を記
憶装置で行うシステムにおいて、システムクロツ
クを遅らせデイレードクロツクを生成するクロツ
ク制御回路と、前記デイレードクロツクに同期し
てアドレス信号、コマンド信号および書込みデー
タ信号を受信する受取り制御回路を持ち、プロセ
ツサから転送されるコマンド信号、アドレス信号
及び書込データ信号をプロセツサクロツクから遅
延された遅延クロツクで受信することを特徴とし
ている。
置は、複数台のプロセツサが共通バス母線に接続
されて記憶装置にメモリアクセス要求がなされる
システムで記憶装置アクセス要求の受付制御を記
憶装置で行うシステムにおいて、システムクロツ
クを遅らせデイレードクロツクを生成するクロツ
ク制御回路と、前記デイレードクロツクに同期し
てアドレス信号、コマンド信号および書込みデー
タ信号を受信する受取り制御回路を持ち、プロセ
ツサから転送されるコマンド信号、アドレス信号
及び書込データ信号をプロセツサクロツクから遅
延された遅延クロツクで受信することを特徴とし
ている。
発明の実施例の説明
次に本発明をその好ましい一実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
第１図は本発明が適用される一般的なプロセツ
サと記憶装置の接続構成を示すブロツク図、第３
図は本発明に係る記憶装置の一実施例を示すブロ
ツク構成図、第４図は本発明による一実施例のタ
イミングを示すタイムチヤートである。
サと記憶装置の接続構成を示すブロツク図、第３
図は本発明に係る記憶装置の一実施例を示すブロ
ツク構成図、第４図は本発明による一実施例のタ
イミングを示すタイムチヤートである。
第３図及び第４図に於いて、プロセツサからの
メモリアクセス要求信号（REQ）１４は、第４
図のプロセツサクロツク（CLK1）１５のタイミ
ングで発生され、プロセツサクロツク１５のタ
イミングで記憶装置へ転送される。記憶装置で
はプロセツサクロツク１５に基いてデイレイドク
ロツク（CLK2）２６を発生して動作に使用され
る。
メモリアクセス要求信号（REQ）１４は、第４
図のプロセツサクロツク（CLK1）１５のタイミ
ングで発生され、プロセツサクロツク１５のタ
イミングで記憶装置へ転送される。記憶装置で
はプロセツサクロツク１５に基いてデイレイドク
ロツク（CLK2）２６を発生して動作に使用され
る。
メモリアクセス要求信号（REQ）１４はアク
セス受付／制御回路１９で受信されて受付制御が
行われ、アクセス受付／制御回路１９はメモリア
クセスが受付されたことを知らせるアクセプト信
号（APT）２８をデイレイドクロツク２６のタ
イミングでプロセツサに返送する。プロセツサ
は、該アクセプト信号２８を受取ると、メモリア
クセス要求信号１４をプロセツサクロツク１５の
タイミングでリセツトすると同時に、プロセツ
サクロツク１５のタイミングでアドレス／コマ
ンド／書込データ５５を記憶装置に転送する。ア
ドレス／コマンド／書込データ５５は記憶装置内
では書込データ１１、アドレス信号１２、メモリ
アクセス要求信号１４内のコマンドとなつてい
る。記憶装置は書込データ１１を書込回路１６
で、アドレス信号１２をアドレス回路１７でそれ
ぞれ受取り制御を行う。
セス受付／制御回路１９で受信されて受付制御が
行われ、アクセス受付／制御回路１９はメモリア
クセスが受付されたことを知らせるアクセプト信
号（APT）２８をデイレイドクロツク２６のタ
イミングでプロセツサに返送する。プロセツサ
は、該アクセプト信号２８を受取ると、メモリア
クセス要求信号１４をプロセツサクロツク１５の
タイミングでリセツトすると同時に、プロセツ
サクロツク１５のタイミングでアドレス／コマ
ンド／書込データ５５を記憶装置に転送する。ア
ドレス／コマンド／書込データ５５は記憶装置内
では書込データ１１、アドレス信号１２、メモリ
アクセス要求信号１４内のコマンドとなつてい
る。記憶装置は書込データ１１を書込回路１６
で、アドレス信号１２をアドレス回路１７でそれ
ぞれ受取り制御を行う。
又、プロセツサクロツク１５はクロツク制御回
路２０で受信され、クロツク制御回路２０でクロ
ツク１５に基いて成生されたデイレイドクロツク
２６、書込回路１６、アドレス回路１７、読出回
路１８及びアクセス受付／制御回路１９へ分配さ
れる。記憶部２１へは書込データ２２、アドレス
信号２３及び制御タイミング２４が与えられ、そ
れらにより書込みが行われる。
路２０で受信され、クロツク制御回路２０でクロ
ツク１５に基いて成生されたデイレイドクロツク
２６、書込回路１６、アドレス回路１７、読出回
路１８及びアクセス受付／制御回路１９へ分配さ
れる。記憶部２１へは書込データ２２、アドレス
信号２３及び制御タイミング２４が与えられ、そ
れらにより書込みが行われる。
読出の場合も同様に記憶部２１から読出データ
（RD）２５が出力され、読出回路１８で制御さ
れてプロセツサへ読出データ１３として返送され
る。
（RD）２５が出力され、読出回路１８で制御さ
れてプロセツサへ読出データ１３として返送され
る。
４図において、記憶装置は、プロセツサクロツ
ク１５のタイミングで転送されたメモリアクセ
ス要求信号１４を受信して受付／制御回路１９で
受付制御を行い、デイレイドクロツク２６のタイ
ミングでリクエストアクセプト信号２８をプロ
セツサに返送する。プロセツサは、該アクセプト
信号２８をプロセツサクロツク１５のタイミング
で受取り、同時にメモリアクセス要求信号１４
をリセツトし、又アドレス／コマンド／書込デー
タ５５を記憶装置へ転送できる。
ク１５のタイミングで転送されたメモリアクセ
ス要求信号１４を受信して受付／制御回路１９で
受付制御を行い、デイレイドクロツク２６のタイ
ミングでリクエストアクセプト信号２８をプロ
セツサに返送する。プロセツサは、該アクセプト
信号２８をプロセツサクロツク１５のタイミング
で受取り、同時にメモリアクセス要求信号１４
をリセツトし、又アドレス／コマンド／書込デー
タ５５を記憶装置へ転送できる。
読出し動作の場合にも同様に、記憶装置は、メ
モリアクセス要求信号１４を受信し、受付制御を
行いアクセプト信号２８を返送し、アドレス／コ
マンド５５を受信し、読出しデータ１３をデイレ
イドクロツク２６のタイミング〓〓で転送する。
モリアクセス要求信号１４を受信し、受付制御を
行いアクセプト信号２８を返送し、アドレス／コ
マンド５５を受信し、読出しデータ１３をデイレ
イドクロツク２６のタイミング〓〓で転送する。
以上のようにした場合には、プロセツサアクセ
スタイムTAを4T1＋TDと高速にすることができ
る。ここでは、T1はプロセツサクロツク１５の
周期、TDはプロセツサクロツク１５とデイレイ
ドクロツク２６との位相差である。
スタイムTAを4T1＋TDと高速にすることができ
る。ここでは、T1はプロセツサクロツク１５の
周期、TDはプロセツサクロツク１５とデイレイ
ドクロツク２６との位相差である。
発明の効果
本発明は、以上説明したように、記憶装置でプ
ロセツサクロツクを遅延させたデイレイドクロツ
クを使用することによつて、プロセツサと記憶装
置間の信号転送時間を効率よくし、メモリアクセ
スタイムの高速化をはかることができる効果があ
る。
ロセツサクロツクを遅延させたデイレイドクロツ
クを使用することによつて、プロセツサと記憶装
置間の信号転送時間を効率よくし、メモリアクセ
スタイムの高速化をはかることができる効果があ
る。
第１図は従来の技術及び本発明が適用される一
般的なプロセツサと記憶装置の接続構成を示すブ
ロツク図、第２図は従来の方式を示すタイミング
チヤート、第３図は本発明に係る記憶装置の一実
施例を示すブロツク構成図、第４図は本発明の一
実施例を説明するタイミングチヤートである。 １…プロセツサ１、２…プロセツサ２、３…プ
ロセツサ３、４…共通バス母線（インターフエイ
ス信号）、５…記憶装置、６…クロツク（CLK）、
７…メモリアクセス要求信号（REQ）、８…アク
セプト信号（APT）、９…アドレス／コマンド／
書込データ（ADC）、１０…読出データ（RD）、
１１…書込データ、１２…アドレス信号、１３…
読出データ、１４…メモリアクセス要求信号
（REQ）、１５…プロセツサクロツク（CLK1）、
１６…書込回路、１７…アドレス回路、１８…読
出回路、１９…アクセス受付／制御回路、２０…
クロツク制御回路（デイレイドクロツク回路）、
２１…記憶部、２２…書込データ、２３…アドレ
ス信号、２４…制御タイミング、２５…読出デー
タ（RD）、２６…デイレイドクロツク（CLK2）、
２７…制御信号、２８…アクセプト信号
（APT）、５５…アドレス／コマンド／書込信号
（ADC）、TA…プロセツサアクセスタイム、TD…
プロセツサクロツクとデイレイドクロツクの位相
差、T1…プロセツサクロツク周期。
般的なプロセツサと記憶装置の接続構成を示すブ
ロツク図、第２図は従来の方式を示すタイミング
チヤート、第３図は本発明に係る記憶装置の一実
施例を示すブロツク構成図、第４図は本発明の一
実施例を説明するタイミングチヤートである。 １…プロセツサ１、２…プロセツサ２、３…プ
ロセツサ３、４…共通バス母線（インターフエイ
ス信号）、５…記憶装置、６…クロツク（CLK）、
７…メモリアクセス要求信号（REQ）、８…アク
セプト信号（APT）、９…アドレス／コマンド／
書込データ（ADC）、１０…読出データ（RD）、
１１…書込データ、１２…アドレス信号、１３…
読出データ、１４…メモリアクセス要求信号
（REQ）、１５…プロセツサクロツク（CLK1）、
１６…書込回路、１７…アドレス回路、１８…読
出回路、１９…アクセス受付／制御回路、２０…
クロツク制御回路（デイレイドクロツク回路）、
２１…記憶部、２２…書込データ、２３…アドレ
ス信号、２４…制御タイミング、２５…読出デー
タ（RD）、２６…デイレイドクロツク（CLK2）、
２７…制御信号、２８…アクセプト信号
（APT）、５５…アドレス／コマンド／書込信号
（ADC）、TA…プロセツサアクセスタイム、TD…
プロセツサクロツクとデイレイドクロツクの位相
差、T1…プロセツサクロツク周期。
Claims (1)
- １ 複数台のプロセツサが共通バス母線に接続さ
れて記憶装置にメモリアクセス要求がなされるシ
ステムで記憶装置アクセス要求の受付制御を記憶
装置で行うシステムにおいて、システムクロツク
を遅らせデイレードクロツクを生成するクロツク
制御回路と、前記デイレードクロツクに同期して
アドレス信号、コマンド信号および書込みデータ
信号を受信する受取り制御回路とを持ち、プロセ
ツサから転送されるアドレス信号、コマンド信号
および書込みデータ信号をシステムクロツクから
遅延された前記デイレードクロツクを使用して受
信することを特徴とした記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135791A JPS6115258A (ja) | 1984-06-29 | 1984-06-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135791A JPS6115258A (ja) | 1984-06-29 | 1984-06-29 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115258A JPS6115258A (ja) | 1986-01-23 |
| JPH0521253B2 true JPH0521253B2 (ja) | 1993-03-23 |
Family
ID=15159914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135791A Granted JPS6115258A (ja) | 1984-06-29 | 1984-06-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115258A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884198A (en) * | 1986-12-18 | 1989-11-28 | Sun Microsystems, Inc. | Single cycle processor/cache interface |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110745A (ja) * | 1974-07-17 | 1976-01-28 | Fujitsu Ltd | Kurotsukuseigyohoshiki |
| JPS5145939A (ja) * | 1974-10-17 | 1976-04-19 | Hitachi Ltd | Deetashorisochi |
-
1984
- 1984-06-29 JP JP59135791A patent/JPS6115258A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110745A (ja) * | 1974-07-17 | 1976-01-28 | Fujitsu Ltd | Kurotsukuseigyohoshiki |
| JPS5145939A (ja) * | 1974-10-17 | 1976-04-19 | Hitachi Ltd | Deetashorisochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6115258A (ja) | 1986-01-23 |
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