JPH0650496B2 - 中央処理装置の性能を向上させる方法および装置 - Google Patents
中央処理装置の性能を向上させる方法および装置Info
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- JPH0650496B2 JPH0650496B2 JP61237269A JP23726986A JPH0650496B2 JP H0650496 B2 JPH0650496 B2 JP H0650496B2 JP 61237269 A JP61237269 A JP 61237269A JP 23726986 A JP23726986 A JP 23726986A JP H0650496 B2 JPH0650496 B2 JP H0650496B2
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- central processing
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔利用分野〕 本発明はマイクロプロセツサ性能最適化システムに関す
るもので、更に詳しくいえば、バスを介して複数のデー
タ処理装置に結合されているマイクロプロセツサの効率
を向上させるシスチムに関するものである。
るもので、更に詳しくいえば、バスを介して複数のデー
タ処理装置に結合されているマイクロプロセツサの効率
を向上させるシスチムに関するものである。
多くのデータ処理システムにおいてはマイクロプロセツ
サをたとえばプリンタ、RAMメモリ、磁気デイスク等の
ような複数のデータ処理装置へシステムバスに沿つて結
合することは普通のことである。周知のように、マイク
ロプロセツサは、クロツク発生器により与えられたクロ
ツク信号に従つて論理動作を完了するデジタル回路を含
む。クロツク発生器はマイクロプロセツサのチツプ自体
に設けられ、またはチツプの外部に設けられた水晶発振
器を含むことができる。クロツク発生器はマイクロプロ
セツサに固定された周波数の周期的繰返えしデジタル信
号を与える。マイクロプロセツサの全ての動作は、与え
られるクロツク発生器信号に同期させられる。
サをたとえばプリンタ、RAMメモリ、磁気デイスク等の
ような複数のデータ処理装置へシステムバスに沿つて結
合することは普通のことである。周知のように、マイク
ロプロセツサは、クロツク発生器により与えられたクロ
ツク信号に従つて論理動作を完了するデジタル回路を含
む。クロツク発生器はマイクロプロセツサのチツプ自体
に設けられ、またはチツプの外部に設けられた水晶発振
器を含むことができる。クロツク発生器はマイクロプロ
セツサに固定された周波数の周期的繰返えしデジタル信
号を与える。マイクロプロセツサの全ての動作は、与え
られるクロツク発生器信号に同期させられる。
マイクロプロセツサの動作はクロツク信号の周波数によ
り制御されるが、共通バスに結合されている他のデータ
処理装置と通信するための獲得時間は特定の装置の動作
速度の関数である。たとえば、マイクロプロセツサによ
り駆動されて最高速度（たとえば33.3MHz）で動作でき
るが、ランダムアクセスメモリ（ＲＡＭ）のような他の
装置は一般にマイクロプロセツサの動作速度で動作でき
ない。バスに結合されているRAMに格納されているデー
タを得るためにマイクロプロセツサが読出し指令を発す
る場合には、データ転送動作を完了できるようにするた
めに、RAMによりバスデータ線に有効なデータが与えら
れるまで、プロセツサーが一般に待たなければならな
い。この待機期間中に、RAMが有効なデータをバスへ与
えるために必要とするクロツクサイクル中のマイクロプ
ロセツサの動作を中断せねばならない。磁気デイスク等
のような他のデータ処理装置も、データの転送が完了す
るまでマイクロプロセツサは処理動作を遅らせる必要も
ある。
り制御されるが、共通バスに結合されている他のデータ
処理装置と通信するための獲得時間は特定の装置の動作
速度の関数である。たとえば、マイクロプロセツサによ
り駆動されて最高速度（たとえば33.3MHz）で動作でき
るが、ランダムアクセスメモリ（ＲＡＭ）のような他の
装置は一般にマイクロプロセツサの動作速度で動作でき
ない。バスに結合されているRAMに格納されているデー
タを得るためにマイクロプロセツサが読出し指令を発す
る場合には、データ転送動作を完了できるようにするた
めに、RAMによりバスデータ線に有効なデータが与えら
れるまで、プロセツサーが一般に待たなければならな
い。この待機期間中に、RAMが有効なデータをバスへ与
えるために必要とするクロツクサイクル中のマイクロプ
ロセツサの動作を中断せねばならない。磁気デイスク等
のような他のデータ処理装置も、データの転送が完了す
るまでマイクロプロセツサは処理動作を遅らせる必要も
ある。
後で説明するように、より低速のデータ処理装置に結合
されているマイクロプロセツサの性能を向上させる方法
および装置を本発明は提供するものである。より低速の
装置がそれに対して要求されている動作を完了できるよ
うに、後のサイクルを十分に長く遅延させるために、特
定のクロックサイクルに所定の部分的（時間的）長さを
付加できる。現在のプロセッサの動作速度では、本発明
により与えられる部分的長さの付加による時間的な節約
は、標準の完全クロツクサイクルを待つことと比較すれ
ば相当なものである。
されているマイクロプロセツサの性能を向上させる方法
および装置を本発明は提供するものである。より低速の
装置がそれに対して要求されている動作を完了できるよ
うに、後のサイクルを十分に長く遅延させるために、特
定のクロックサイクルに所定の部分的（時間的）長さを
付加できる。現在のプロセッサの動作速度では、本発明
により与えられる部分的長さの付加による時間的な節約
は、標準の完全クロツクサイクルを待つことと比較すれ
ば相当なものである。
複数のデータ処理装置にバスで結合されているデータ処
理システムにおいて用いられているマイクロプロセツサ
(CPU)の性能を向上させる方法および装置を、本発明は
提供するものである。本発明は、CPUクロツクを発生す
るため、および、所定のクロックサイクルを所定の部分
的長さだけ延長させるために、クロツク源とCPUの間に
結合される有限状態マシンを含む。CPU内のデジタル回
路により採用されている論理動作は、クロツク信号が延
長されている時間中は待機状態に保たれる。所定のクロ
ツク信号に導入される遅延は、バスを介するデータ処理
装置とCPUの間の信号伝送を含む動作中のみ起きる。し
たがつて、CPUがアクセスしているより低速のデータ処
理装置がそれの動作を完了するまでは、CPUは完全クロ
ツクサイクルの間待機状態に保つ必要がないから、CPU
の性能は向上させられる。
理システムにおいて用いられているマイクロプロセツサ
(CPU)の性能を向上させる方法および装置を、本発明は
提供するものである。本発明は、CPUクロツクを発生す
るため、および、所定のクロックサイクルを所定の部分
的長さだけ延長させるために、クロツク源とCPUの間に
結合される有限状態マシンを含む。CPU内のデジタル回
路により採用されている論理動作は、クロツク信号が延
長されている時間中は待機状態に保たれる。所定のクロ
ツク信号に導入される遅延は、バスを介するデータ処理
装置とCPUの間の信号伝送を含む動作中のみ起きる。し
たがつて、CPUがアクセスしているより低速のデータ処
理装置がそれの動作を完了するまでは、CPUは完全クロ
ツクサイクルの間待機状態に保つ必要がないから、CPU
の性能は向上させられる。
以下、図面を参照して本発明を詳しく説明する。
この明細書においては、複数のデータ処理装置にバスで
結合されているデータ処理システムにおいて用いられて
いるマイクロプロセツサ（CPU）の性能を向上させる方
法および装置について説明する。以下の説明において
は、本発明を完全に理解できるようにするために、特定
の数、サイクル時間、記憶装置、CPU等のような特定の
事項の詳細について数多く述べてある。しかし、そのよ
うな特定の詳細事項なしに実施できることが当業者には
明らかであろう。その他の場合には、本発明を不必要に
あいまいなものにしないようにするために、周知の回路
および装置はブロツク図で示してある。
結合されているデータ処理システムにおいて用いられて
いるマイクロプロセツサ（CPU）の性能を向上させる方
法および装置について説明する。以下の説明において
は、本発明を完全に理解できるようにするために、特定
の数、サイクル時間、記憶装置、CPU等のような特定の
事項の詳細について数多く述べてある。しかし、そのよ
うな特定の詳細事項なしに実施できることが当業者には
明らかであろう。その他の場合には、本発明を不必要に
あいまいなものにしないようにするために、周知の回路
および装置はブロツク図で示してある。
まず、本発明が一般化されたブロツク図で示されている
第１図を参照する。CPU10がバス１２を介して複数のデ
ータ処理装置（ＤＰ＃Ａ……ＤＰ＃Ｎ）へ結合される。
それらのデータ処理装置は、たとえばRAM14（ＤＰ＃
Ａ）、並びにデイスクドライブ、プリンタおよびその他
のデータ処理リソースのような他の装置を含む。この技
術分野において知られているように、クロツク発生器１
６は繰返し周期のデジタル信号を発生する。ここで説明
している実施例においては、クロツク発生器１６は、3
3.333MHzの周波数を有するデジタル信号を出力する。ク
ロツク発生器１６は水晶発振振器により駆動される。ク
ロツク発生器１６の出力は有限状態（finite state）マ
シン（FSM）１８に結合される。それは、後で説明する
ように、CPUの処理時間を最大限に利用できるようにす
るために、システムクロツク信号（線２０）の所定のサ
イクルを遅延させる。ここで説明している実施例におい
ては、本発明の機能がプログラム可能なアレイ論理（PA
L）装置内に配置されている有限状態マシンにより行わ
れるが、有限状態マシン（FSM）１８は、種々の形態の
ハードウエアおよびソフトウエアを利用する各種のデジ
タル回路で構成できる。有限状態マシンは、システムク
ロツク信号をシステムクロツク線２０を介してCPU１０
へ出力する。図示のように、CPU１０とFSM１８の間で帰
還を行うことができるように、CPU１０とFSM１８の間に
バスサイクル線２２が接続される。第１図に示されてい
る実施例はブロツク図であつて、本発明にとつて独特の
信号を示すものであることに注意されたい。しかし、図
示を簡単にするために、他の制御信号と、データ線、ア
ドレス線等のような線の詳細は示していない。明細書に
は記載していないが、それらの他の線および信号等は当
業者には明らかであろう。
第１図を参照する。CPU10がバス１２を介して複数のデ
ータ処理装置（ＤＰ＃Ａ……ＤＰ＃Ｎ）へ結合される。
それらのデータ処理装置は、たとえばRAM14（ＤＰ＃
Ａ）、並びにデイスクドライブ、プリンタおよびその他
のデータ処理リソースのような他の装置を含む。この技
術分野において知られているように、クロツク発生器１
６は繰返し周期のデジタル信号を発生する。ここで説明
している実施例においては、クロツク発生器１６は、3
3.333MHzの周波数を有するデジタル信号を出力する。ク
ロツク発生器１６は水晶発振振器により駆動される。ク
ロツク発生器１６の出力は有限状態（finite state）マ
シン（FSM）１８に結合される。それは、後で説明する
ように、CPUの処理時間を最大限に利用できるようにす
るために、システムクロツク信号（線２０）の所定のサ
イクルを遅延させる。ここで説明している実施例におい
ては、本発明の機能がプログラム可能なアレイ論理（PA
L）装置内に配置されている有限状態マシンにより行わ
れるが、有限状態マシン（FSM）１８は、種々の形態の
ハードウエアおよびソフトウエアを利用する各種のデジ
タル回路で構成できる。有限状態マシンは、システムク
ロツク信号をシステムクロツク線２０を介してCPU１０
へ出力する。図示のように、CPU１０とFSM１８の間で帰
還を行うことができるように、CPU１０とFSM１８の間に
バスサイクル線２２が接続される。第１図に示されてい
る実施例はブロツク図であつて、本発明にとつて独特の
信号を示すものであることに注意されたい。しかし、図
示を簡単にするために、他の制御信号と、データ線、ア
ドレス線等のような線の詳細は示していない。明細書に
は記載していないが、それらの他の線および信号等は当
業者には明らかであろう。
次に第２図をも参照して本発明の動作を説明する。先に
述べたように、クロツク発生器１６は、有限状態マシン
１８を駆動する予め定められた周波数のデジタル・クロ
ツク信号を出力する。バス１２に沿うデータ転送を含ま
ない論理動作をCPU１０が実行していると、CPU１０は自
己の最高周波数で動作する。最高周波数のクロツク信号
がFSM１８によりクロツク線２０を介して供給される。
周知のように、マイクロプロセツサは論理動作を完全ク
ロツクサイクルに従つて実行するから、内部で実行され
る各論理動作は第２図(a)に示すように完全クロツクサ
イクルに従つて起こる。バス１２に結合されているデー
タ処理装置をCPU１０がアクセスする場合（たとえば、
読出しモードまたは書込みモードの場合）には、それら
の装置の多くはマイクロプロセツサの動作速度とは異な
る速度で動作する。たとえば、RAM１４に格納されてい
るデータの読出しをCPU１０が指令される場合には、CPU
１０は読出指令をバス１２を介して出す。この指令と有
効なアドレス情報を受けると、RAM１４は自己のメモリ
セルのその部分をアクセスし、有効なデータをバス１２
のデータ線へ与える。RAM１４がデータをアクセスし、C
PU１０の読出し指令に応答する速度は、全体としてマイ
クロプロセツサの動作速度よりはるかに低い。RAM１４
が読出し動作を完了するまでの間、従来のシステムにお
いては、CPU１０は、有効なデータがバス１２のデータ
線へ与えられるまでの整数のクロツクサイクル中、待機
状態に保たれる。たとえば、クロツク状態０にあるCPU
１０により読出し要求が発せられ、有効なデータがクロ
ツク状態７の直後に与えられたとすると、マイクロプロ
セツサはクロツク周期の一部分（第２図(a)参照）の間
は待つことができないから、次の完全クロツクサイクル
まではCPU１０はそのような有効なデータをアクセスで
きない。
述べたように、クロツク発生器１６は、有限状態マシン
１８を駆動する予め定められた周波数のデジタル・クロ
ツク信号を出力する。バス１２に沿うデータ転送を含ま
ない論理動作をCPU１０が実行していると、CPU１０は自
己の最高周波数で動作する。最高周波数のクロツク信号
がFSM１８によりクロツク線２０を介して供給される。
周知のように、マイクロプロセツサは論理動作を完全ク
ロツクサイクルに従つて実行するから、内部で実行され
る各論理動作は第２図(a)に示すように完全クロツクサ
イクルに従つて起こる。バス１２に結合されているデー
タ処理装置をCPU１０がアクセスする場合（たとえば、
読出しモードまたは書込みモードの場合）には、それら
の装置の多くはマイクロプロセツサの動作速度とは異な
る速度で動作する。たとえば、RAM１４に格納されてい
るデータの読出しをCPU１０が指令される場合には、CPU
１０は読出指令をバス１２を介して出す。この指令と有
効なアドレス情報を受けると、RAM１４は自己のメモリ
セルのその部分をアクセスし、有効なデータをバス１２
のデータ線へ与える。RAM１４がデータをアクセスし、C
PU１０の読出し指令に応答する速度は、全体としてマイ
クロプロセツサの動作速度よりはるかに低い。RAM１４
が読出し動作を完了するまでの間、従来のシステムにお
いては、CPU１０は、有効なデータがバス１２のデータ
線へ与えられるまでの整数のクロツクサイクル中、待機
状態に保たれる。たとえば、クロツク状態０にあるCPU
１０により読出し要求が発せられ、有効なデータがクロ
ツク状態７の直後に与えられたとすると、マイクロプロ
セツサはクロツク周期の一部分（第２図(a)参照）の間
は待つことができないから、次の完全クロツクサイクル
まではCPU１０はそのような有効なデータをアクセスで
きない。
次に、本発明の動作が示されている第２図(b)を参照す
る。バス１２に結合されているデータ処理装置と通信す
ることをCPU１０が求められたとすると、バスサイクル
指示器信号がバスサイクル線２２へ与えられ、FSM１８
により受けられる。ここで説明している実施例において
は、FSM１８は、第４のクロツク状態を、システムのバ
スアクセスサイクルの開始からサイクル時間の所定の部
分的長さだけ遅延させる。この実施例においては、FSM
１８は、第２図(b)に最よく示されているように、バス
アクセスサイクル内の第４のクロツク状態を１００％だ
け「引き延ばす」。第４のクロツク状態を引き延ばすこ
とによりマイクロプロセツサの全ての内部論理動作を更
にサイクルの半分だけ遅延させる。したがつて、CPU１
０はクロツク周期の一部分を基にして機能することはで
きないが、本発明の効果は、RAM１４のようなより低速
の装置が要求されているデータ動作を完了できるように
し、かつクロツク状態７によりバス１２へ有効なデータ
を与えることができるようにするために、マイクロプロ
セツサの全ての内部動作を付加延長時間だけ遅延させる
ことである。CPU１０の相関関係から、６番目のクロツ
ク状態が終つた時にCPU１０は有効なデータをバス１２
のデータ線から受け、それによりCPU１０がクロツクサ
イクルの整数倍の間だけ待機状態に保持されるべき必要
を解消する。たとえば第２図(a)に示されている動作に
おいては、状態８が終る（状態９の始まり）までCPU１
０は有効なデータを読取ることはできない。しかし、本
発明の遅延システムを用いることにより、バスサイクル
中の６番目のクロツク状態が終つた時にCPU１０により
有効なデータが読取られる。特定のクロツク状態を「引
き延ばす」こと、およびバス１２に結合された特定のデ
ータ処理装置に関して本発明を図示し、説明したがCPU
１０の性能を向上させるためにはいくつかの方法のうち
のいずれかで本発明を利用できることがわかるであろ
う。たとえば、本発明を用いて与えられたサイクルの任
意の予め定められた部分的長さだけクロツク状態を引き
延ばすことができ、特定の用途およびシステム構成によ
る要求に応じてクロツク状態の任意の組合わせおよび多
数のクロツク状態を延長できる。
る。バス１２に結合されているデータ処理装置と通信す
ることをCPU１０が求められたとすると、バスサイクル
指示器信号がバスサイクル線２２へ与えられ、FSM１８
により受けられる。ここで説明している実施例において
は、FSM１８は、第４のクロツク状態を、システムのバ
スアクセスサイクルの開始からサイクル時間の所定の部
分的長さだけ遅延させる。この実施例においては、FSM
１８は、第２図(b)に最よく示されているように、バス
アクセスサイクル内の第４のクロツク状態を１００％だ
け「引き延ばす」。第４のクロツク状態を引き延ばすこ
とによりマイクロプロセツサの全ての内部論理動作を更
にサイクルの半分だけ遅延させる。したがつて、CPU１
０はクロツク周期の一部分を基にして機能することはで
きないが、本発明の効果は、RAM１４のようなより低速
の装置が要求されているデータ動作を完了できるように
し、かつクロツク状態７によりバス１２へ有効なデータ
を与えることができるようにするために、マイクロプロ
セツサの全ての内部動作を付加延長時間だけ遅延させる
ことである。CPU１０の相関関係から、６番目のクロツ
ク状態が終つた時にCPU１０は有効なデータをバス１２
のデータ線から受け、それによりCPU１０がクロツクサ
イクルの整数倍の間だけ待機状態に保持されるべき必要
を解消する。たとえば第２図(a)に示されている動作に
おいては、状態８が終る（状態９の始まり）までCPU１
０は有効なデータを読取ることはできない。しかし、本
発明の遅延システムを用いることにより、バスサイクル
中の６番目のクロツク状態が終つた時にCPU１０により
有効なデータが読取られる。特定のクロツク状態を「引
き延ばす」こと、およびバス１２に結合された特定のデ
ータ処理装置に関して本発明を図示し、説明したがCPU
１０の性能を向上させるためにはいくつかの方法のうち
のいずれかで本発明を利用できることがわかるであろ
う。たとえば、本発明を用いて与えられたサイクルの任
意の予め定められた部分的長さだけクロツク状態を引き
延ばすことができ、特定の用途およびシステム構成によ
る要求に応じてクロツク状態の任意の組合わせおよび多
数のクロツク状態を延長できる。
本発明を用いると、CPUの「待機状態」クロツクサイク
ル中のむだにされたオーバヘツドを無くすことにより、
システムの性能が向上させられる。第２図(b)に示すよ
うに、本発明を用いることによる時間の節約は、完全バ
スサイクルを終了するクロツクサイクルの差として測定
できる。ここで説明している実施例においては、CPU１
０の要求に応じてデータを送出しているデータ処理装置
は、バスサイクルを終了する前にＤＳＡＣＫ信号を送出
する。ＤＳＡＣＫ信号（この信号は必ず負の縁部で生じ
る）を検出すると、CPU１０は、バスサイクルの終了に
とりかかり、１クロックサイクル後に有効なデータがラ
インに現れることを予測する。ＤＳＡＣＫ信号により、
CPU１０がバスサイクルの終了にとりかかり、１クロッ
クサイクル後に有効なデータが現れることがわかるので
あるから、バスサイクルをより早く終了させることがで
き、従って、第２図(b)に示されるように、システムの
効率の向上が達成される。
ル中のむだにされたオーバヘツドを無くすことにより、
システムの性能が向上させられる。第２図(b)に示すよ
うに、本発明を用いることによる時間の節約は、完全バ
スサイクルを終了するクロツクサイクルの差として測定
できる。ここで説明している実施例においては、CPU１
０の要求に応じてデータを送出しているデータ処理装置
は、バスサイクルを終了する前にＤＳＡＣＫ信号を送出
する。ＤＳＡＣＫ信号（この信号は必ず負の縁部で生じ
る）を検出すると、CPU１０は、バスサイクルの終了に
とりかかり、１クロックサイクル後に有効なデータがラ
インに現れることを予測する。ＤＳＡＣＫ信号により、
CPU１０がバスサイクルの終了にとりかかり、１クロッ
クサイクル後に有効なデータが現れることがわかるので
あるから、バスサイクルをより早く終了させることがで
き、従って、第２図(b)に示されるように、システムの
効率の向上が達成される。
複数のデータ処理装置へバスを介して結合されているデ
ータ処理システムに用いられている中央処理装置の性能
を向上させる方法と装置を説明した。プロセツサの速度
が高くなると、本発明の利点が一層顕著となることがわ
かるであろう。本発明を第１図および第２図に示されて
いる特定の実施例を参照してとくに説明したが、当業者
であれば本発明の要旨を逸脱することなしに材料、サイ
クル時間およびアーキテクチヤを数多く変更できること
を意図するものである。
ータ処理システムに用いられている中央処理装置の性能
を向上させる方法と装置を説明した。プロセツサの速度
が高くなると、本発明の利点が一層顕著となることがわ
かるであろう。本発明を第１図および第２図に示されて
いる特定の実施例を参照してとくに説明したが、当業者
であれば本発明の要旨を逸脱することなしに材料、サイ
クル時間およびアーキテクチヤを数多く変更できること
を意図するものである。
第１図は本発明のアーキテクチヤを全体として示すブロ
ツク図である。第２図はタイミングを示す図で、(a)は
クロツクサイクルの終了直後にデータが与えられること
により、次のサイクルまでにデータの獲得を遅延させる
典型的な従来のシステムを示すタイミング図、(b)は部
分的長さにより所定のクロツクサイクルの長さを延長さ
せるために本発明の使用を示すタイミング図である。 １０……CPU、１２……バス、１４……RAM、１６……ク
ロツク発生器、１８……有限状態マシン。
ツク図である。第２図はタイミングを示す図で、(a)は
クロツクサイクルの終了直後にデータが与えられること
により、次のサイクルまでにデータの獲得を遅延させる
典型的な従来のシステムを示すタイミング図、(b)は部
分的長さにより所定のクロツクサイクルの長さを延長さ
せるために本発明の使用を示すタイミング図である。 １０……CPU、１２……バス、１４……RAM、１６……ク
ロツク発生器、１８……有限状態マシン。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−112158（ＪＰ，Ａ) 特開 昭56−63628（ＪＰ，Ａ)
Claims (12)
- 【請求項１】複数のデータ処理装置に結合されている中
央処理装置（ＣＰＵ）を含むデータ処理装置において、 予め定められている周波数で繰り返えす周期的デジタル
信号を発生する過程と、 データ処理装置と前記中央処理装置との間での信号伝送
を必要とする動作において、前記周期的デジタル信号の
予め定められているサイクルを、所定の部分的長さだけ
延長して、前記中央処理装置中のデジタル回路により用
いられている論理動作が、前記信号が延長されている時
間中、保留されるようにする過程と、 前記周期的デジタル信号を前記中央処理装置へ与える過
程と、 要求されている信号が前記周期的デジタル信号の１サイ
クルの後に現れることを示す、ＤＳＡＣＫ信号を送出す
る過程と を備え、それによりデータ処理装置と前記中央処理装置
との間での信号伝送が早く完了し、前記中央処理装置の
性能が向上させられる、ことを特徴とする中央処理装置
の性能を向上させる方法。 - 【請求項２】特許請求の範囲第１項記載の方法であっ
て、周期的デジタル信号は１６．６７ＭＨｚで発生され
ることを特徴とする方法。 - 【請求項３】特許請求の範囲第１項記載の方法であっ
て、前記部分的長さは、前記周期的デジタル信号のクロ
ック・サイクルの1/2であることを特徴とする方法。 - 【請求項４】特許請求の範囲第３項記載の方法であっ
て、前記データ処理装置の少なくとも１つはデジタルメ
モリであることを特徴とする方法。 - 【請求項５】特許請求の範囲第４項記載の方法であっ
て、前記中央処理装置と前記データ処理装置はバスに結
合され、バスサイクルが８種類のクロック状態を含むこ
とを特徴とする方法。 - 【請求項６】特許請求の範囲第５項記載の方法であっ
て、前記中央処理装置は、前記ＤＳＡＣＫ信号の検出後
にバスサイクルを終了させ始めることを特徴とする方
法。 - 【請求項７】複数のデータ処理装置に結合されているデ
ータ処理システムで用いられる中央処理装置（ＣＰＵ）
の性能を向上させる装置において、予め定められている
周波数で繰り返えす周期的デジタル信号を発生するクロ
ック発生手段と、 前記中央処理装置と前記クロック発生手段に結合されて
おり、データ処理装置と前記中央処理装置との間での信
号伝送を必要とする動作において、前記クロック発生手
段により発生される前記周期的デジタル信号の予め定め
られているサイクルを、所定の部分的長さだけ延長し
て、前記中央処理装置中のデジタル回路により用いられ
ている論理動作が、前記信号が延長されている時間中、
保留されるようにする、遅延手段と、 前記中央処理装置に結合されており、要求されている信
号が前記周期的デジタル信号の１サイクルの後に現れる
ことを前記中央処理装置に知らせるＤＳＡＣＫ信号を送
出する手段と を備え、それによりデータ処理装置と前記中央処理装置
との間での信号伝送が早く完了し、前記中央処理装置の
性能が向上させられる、ことを特徴とする中央処理装置
の性能を向上させる装置。 - 【請求項８】特許請求の範囲第７項記載の装置であっ
て、前記クロック発生手段は３３．３ＭＨｚの信号を発
生することを特徴とする装置。 - 【請求項９】特許請求の範囲第７項記載の装置であっ
て、前記部分的長さは前記クロック発生手段により発生
される周期的デジタル信号のクロック・サイクルの1/2
であることを特徴とする装置。 - 【請求項１０】特許請求の範囲第９項記載の装置であっ
て、前記データ処理装置の少なくとも１つはデジタルメ
モリを含むことを特徴とする装置。 - 【請求項１１】特許請求の範囲第１０項記載の装置であ
って、前記中央処理装置と前記データ処理装置はバスに
結合され、バスサイクルが一般に８種類のクロック状態
を含むことを特徴とする装置。 - 【請求項１２】特許請求の範囲第１１項記載の装置であ
って、前記中央処理装置は、前記ＤＳＡＣＫ信号の検出
後にバスサイクルを終了させ始めることを特徴とする装
置。
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