JPS6180448A - ダイレクトメモリアクセス制御方式 - Google Patents
ダイレクトメモリアクセス制御方式Info
- Publication number
- JPS6180448A JPS6180448A JP20191184A JP20191184A JPS6180448A JP S6180448 A JPS6180448 A JP S6180448A JP 20191184 A JP20191184 A JP 20191184A JP 20191184 A JP20191184 A JP 20191184A JP S6180448 A JPS6180448 A JP S6180448A
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- JP
- Japan
- Prior art keywords
- dma
- processor
- direct memory
- memory access
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
本発明はコンピュータ等におけるダイレクトメモリアク
セス（ＤＭＡ）制御方式に関するものである。
セス（ＤＭＡ）制御方式に関するものである。
［発明の技術的背景とその問題点］
コンピュータ等における複数のＤＭＡプロセサとメモリ
との間におけるダイレクトメモリアクセス制御方式とし
ては、従来ＣＰＵを含む各ＤＭＡプロセサ毎に予め所定
のタイムスロットを割当る方式が知られている。しかし
、この方式の場合にはダイレクトメモリアクセス要求中
のＤＭＡプロセサが存在してもメモリに対してアクセス
をしない時間が生ずる場合があり時間的無駄が大きいと
いう問題があった。
との間におけるダイレクトメモリアクセス制御方式とし
ては、従来ＣＰＵを含む各ＤＭＡプロセサ毎に予め所定
のタイムスロットを割当る方式が知られている。しかし
、この方式の場合にはダイレクトメモリアクセス要求中
のＤＭＡプロセサが存在してもメモリに対してアクセス
をしない時間が生ずる場合があり時間的無駄が大きいと
いう問題があった。
また、最初に指定されたＤＭＡプロセサが最後までアク
セスを実行し、その後別のＤＭＡプロセサが指定されて
このＤＭＡプロセサがアクセスを実行する制御方式も知
られている。
セスを実行し、その後別のＤＭＡプロセサが指定されて
このＤＭＡプロセサがアクセスを実行する制御方式も知
られている。
しかし、この場合には一度指定されたＤＭＡプロセサが
それぞれ最後までアクセスを順次実行するため、途中で
ＣＰＬＩがメモリにアクセスできないという問題があっ
た。
それぞれ最後までアクセスを順次実行するため、途中で
ＣＰＬＩがメモリにアクセスできないという問題があっ
た。
さらに、予め設定されたメモリサイクル毎に優先度の高
いＤＭＡプロセサを指定するようにした制御方式も知ら
れている。しかし、この場合には、メモリサイクル毎に
優先度の高いＤＭＡプロセサを指定するためのハードウ
ェアが複雑になり、特に時間的無駄を無くす場合は複雑
さの度合がかなり増加するという問題があった。
いＤＭＡプロセサを指定するようにした制御方式も知ら
れている。しかし、この場合には、メモリサイクル毎に
優先度の高いＤＭＡプロセサを指定するためのハードウ
ェアが複雑になり、特に時間的無駄を無くす場合は複雑
さの度合がかなり増加するという問題があった。
［発明、の目的］
本発明は上記事情に鑑みてなされたものであり、時間的
にもハードウェア的にも経済性に優れたダイレクトメモ
リアクセス制御方式を提供することを目的とするもので
ある。
にもハードウェア的にも経済性に優れたダイレクトメモ
リアクセス制御方式を提供することを目的とするもので
ある。
［発明の概要］
上記目的を達成するための本発明の概要は、ＣＰＵと、
他の複数のＤＭＡプロセサが、メモリにダイレクトメモ
リアクセスを行うダイレクトメモリアクセス制御方式に
おいて、ＣＰＵと他の各ＤＭＡプロセサとに共通のＤＭ
Ａ禁止線を設け、このＤＭＡ禁止線を経由してＣＰＵか
ら前記ＤＭＡプロセサにＤＭＡ禁止信号を送ることによ
りダイレクトメモリアクセス中のＤＭＡプロセサのアク
セスを一旦中止し、ＣＰＵからメモリへのダイレクトメ
モリアクセスを可能としたことを特徴とするものである
。
他の複数のＤＭＡプロセサが、メモリにダイレクトメモ
リアクセスを行うダイレクトメモリアクセス制御方式に
おいて、ＣＰＵと他の各ＤＭＡプロセサとに共通のＤＭ
Ａ禁止線を設け、このＤＭＡ禁止線を経由してＣＰＵか
ら前記ＤＭＡプロセサにＤＭＡ禁止信号を送ることによ
りダイレクトメモリアクセス中のＤＭＡプロセサのアク
セスを一旦中止し、ＣＰＵからメモリへのダイレクトメ
モリアクセスを可能としたことを特徴とするものである
。
［発明の実施例］
以下に本発明の実施例を詳細に説明する。
第１図はダイレクトメモリアクセス制御方式のシステム
構成を示すブロック図であり、同図中、１はＣＰＵ、２
はメモリ、３はＤＭＡ管理ユニット、４ａ 、 ４ｂ
、・・・・・・・・・は他のＤＭＡプロセサである。Ｃ
ＰＵ １及び各ＤＭＡプロセサ４ａ、４ｂ。
構成を示すブロック図であり、同図中、１はＣＰＵ、２
はメモリ、３はＤＭＡ管理ユニット、４ａ 、 ４ｂ
、・・・・・・・・・は他のＤＭＡプロセサである。Ｃ
ＰＵ １及び各ＤＭＡプロセサ４ａ、４ｂ。
・・・・・・・・・はそれぞれＣＰＵバス５を介してメ
モリ２に接続されている。また、ＣＰＵＩ、ＤＭＡ管理
ユニット３及び各ＤＭＡプロセサ４ａ 、 ４ｂ 、・
・・・・・・・・はともにＤＭＡ禁止線６に接続されて
いる。
モリ２に接続されている。また、ＣＰＵＩ、ＤＭＡ管理
ユニット３及び各ＤＭＡプロセサ４ａ 、 ４ｂ 、・
・・・・・・・・はともにＤＭＡ禁止線６に接続されて
いる。
さらに、ＤＭＡ管理ユニット３と各ＤＭＡプロセサ４ａ
、４ｂ、・・・・・・・・・とはＤＭＡ管理バス７に接
続され、ＤＭＡ管理ユニット３によりメモリ２にダイレ
クトメモリアクセスするいずれかのＤＭＡプロセサが指
定されるようになっている。
、４ｂ、・・・・・・・・・とはＤＭＡ管理バス７に接
続され、ＤＭＡ管理ユニット３によりメモリ２にダイレ
クトメモリアクセスするいずれかのＤＭＡプロセサが指
定されるようになっている。
次に上記構成のシステムによるダイレクトメモリアクセ
ス制御方式について第２図に示すタイミングチャートを
も参照して説明する。
ス制御方式について第２図に示すタイミングチャートを
も参照して説明する。
尚、第２図はメモリ２のメモリサイクル（たとえば２０
０ｎｓ）を基本単位にとり、ＣＰｔＪｌからプロセサ禁
止線６を介してＤＭＡ管理ユニット３及び各ＤＭＡプロ
セサ４ａ、４ｂ、・・・・・・・・・に送られるＤＭＡ
禁止信号をＸで、ＤＭＡプロセサ４ａ。
０ｎｓ）を基本単位にとり、ＣＰｔＪｌからプロセサ禁
止線６を介してＤＭＡ管理ユニット３及び各ＤＭＡプロ
セサ４ａ、４ｂ、・・・・・・・・・に送られるＤＭＡ
禁止信号をＸで、ＤＭＡプロセサ４ａ。
４ｂ、・・・・・・・・・のＤＭＡタイミング信号をＹ
で示すものである。
で示すものである。
ＤＭＡ管理ユニット３はメモリ２に対して実際にダイレ
クトメモリアクセスを行うＤＭＡプロセサ、たとえばＤ
ＭＡプロセサ４ａを指定する。ＤＭＡプロセサ４ａは予
め設定された時間の範囲でメモリに対してダイレクトメ
モリアクセスを続行する。このとき、ＣＰＵ１からＤＭ
Ａ禁止線６を介してメモリサイクルに同期したＤＭＡ禁
止禁止信号路られてくると、このＤＭＡ禁止禁止信号路
在している期間中ＤＭＡプロセサ４ａはダイレクトメモ
リアクセスを中止し、ＤＭＡ禁止禁止信号路了すると再
びダイレクトメモリアクセスを続行する。従って、ｃｐ
ｕｉは、ＤＭＡプロセサ４ａがダイレクトメモリアクセ
スを中止している間にメモリに対してダイレクトメモリ
アクセスを実行することが可能となる。
クトメモリアクセスを行うＤＭＡプロセサ、たとえばＤ
ＭＡプロセサ４ａを指定する。ＤＭＡプロセサ４ａは予
め設定された時間の範囲でメモリに対してダイレクトメ
モリアクセスを続行する。このとき、ＣＰＵ１からＤＭ
Ａ禁止線６を介してメモリサイクルに同期したＤＭＡ禁
止禁止信号路られてくると、このＤＭＡ禁止禁止信号路
在している期間中ＤＭＡプロセサ４ａはダイレクトメモ
リアクセスを中止し、ＤＭＡ禁止禁止信号路了すると再
びダイレクトメモリアクセスを続行する。従って、ｃｐ
ｕｉは、ＤＭＡプロセサ４ａがダイレクトメモリアクセ
スを中止している間にメモリに対してダイレクトメモリ
アクセスを実行することが可能となる。
尚、その他のＤＭＡプロセサ４ｂ、・・・・・・・・・
のダイレクトメモリアクセス中の場合も同様である。
のダイレクトメモリアクセス中の場合も同様である。
本発明は、上述した実施例に限定されるものではなく、
その要旨の範囲内で種々の変形が可能であることはいう
までもない。
その要旨の範囲内で種々の変形が可能であることはいう
までもない。
［発明の効果］
以上詳述した本発明によれば、ダイレクトメモリアクセ
ス時間の無駄がほとんど無く、しかも、ＣＰＵが他のＤ
ＭＡプロセサに制限されることなく自由にメモリに対し
てダイレクトメモリアクセスを行うことができ、時間的
にもハードウェア的にも経済性に優れたダイレクトメモ
リアクセス制御方式を提供することができる。
ス時間の無駄がほとんど無く、しかも、ＣＰＵが他のＤ
ＭＡプロセサに制限されることなく自由にメモリに対し
てダイレクトメモリアクセスを行うことができ、時間的
にもハードウェア的にも経済性に優れたダイレクトメモ
リアクセス制御方式を提供することができる。
第１図は本発明のダイレクトメモリアクセス制御方式の
実施例を示すブロック図、第２図は第１図におけるダイ
レクトメモリアクセス制御方式の作用を示すタイミング
チャートである。 １・・・・・・ＣＰＵ、２・・・・・・メモリ、３・・
・・・・ＤＭＡ’ｌ！ユニット、４ａ 、 ４ｂ 、・
・・・・・他のＤＭＡプロセサ、５・・・・・・ＣＰＬ
Ｉバス、６・・・・・・ＤＭＡ禁止線、７・・・・・・
ＤＭＡ管理バス。 代理人 弁理士 則 近 憲 佑（はが１名）−＾廖
実施例を示すブロック図、第２図は第１図におけるダイ
レクトメモリアクセス制御方式の作用を示すタイミング
チャートである。 １・・・・・・ＣＰＵ、２・・・・・・メモリ、３・・
・・・・ＤＭＡ’ｌ！ユニット、４ａ 、 ４ｂ 、・
・・・・・他のＤＭＡプロセサ、５・・・・・・ＣＰＬ
Ｉバス、６・・・・・・ＤＭＡ禁止線、７・・・・・・
ＤＭＡ管理バス。 代理人 弁理士 則 近 憲 佑（はが１名）−＾廖
Claims (1)
- ＣＰＵと、他の複数のＤＭＡプロセサが、メモリにダイ
レクトメモリアクセスを行うダイレクトメモリアクセス
制御方式において、ＣＰＵと他の各ＤＭＡプロセサとに
共通のＤＭＡ禁止線を設け、このＤＭＡ禁止線を経由し
てＣＰＵから前記ＤＭＡプロセサにＤＭＡ禁止信号を送
ることによりダイレクトメモリアクセス中のＤＭＡプロ
セサのアクセスを一旦中止し、ＣＰＵからメモリへのダ
イレクトメモリアクセスを可能としたことを特徴とする
ダイレクトメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20191184A JPS6180448A (ja) | 1984-09-28 | 1984-09-28 | ダイレクトメモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20191184A JPS6180448A (ja) | 1984-09-28 | 1984-09-28 | ダイレクトメモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180448A true JPS6180448A (ja) | 1986-04-24 |
Family
ID=16448851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20191184A Pending JPS6180448A (ja) | 1984-09-28 | 1984-09-28 | ダイレクトメモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194050A (ja) * | 1988-01-29 | 1989-08-04 | Meidensha Corp | Ｄｍａデバイスの回路構成 |
| EP0340972A2 (en) * | 1988-04-30 | 1989-11-08 | Oki Electric Industry Company, Limited | Page printer |
-
1984
- 1984-09-28 JP JP20191184A patent/JPS6180448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194050A (ja) * | 1988-01-29 | 1989-08-04 | Meidensha Corp | Ｄｍａデバイスの回路構成 |
| EP0340972A2 (en) * | 1988-04-30 | 1989-11-08 | Oki Electric Industry Company, Limited | Page printer |
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